集成电路基础-1cmos逻辑设计入门

集第2CMOS1本章2本章参JohnWiley&Sons,Inc.,2002.Chapters中译本：周润德版社，2004.1。第23开关与逻 高电平有效开 有效

4开关与逻 低电平有效开低电 有效

5开关与逻 开关→逻开关串联可实开关并联可实高电平有效时的逻辑关系仅当控制电平为高时低电平有效时的逻辑关系仅当控制电平为低时6开关与逻 开关→非基于开关的非门 基于MUX的非门7 什么是Metal-Oxide-SemiconductorField-Effect8 类型及符 n沟道增强

n

9 MOSFET作为开

非理|VT|导通时有电阻

导通电|VGS|< |VGS|>

阈值 nFET开关与pFET

低电效栅源电压阈值电压VTn=.～2.2 传输2.2 逻辑与电压的逻辑0：电路最低电压，0V（或nFETVDD（理想nFET：0→VTn（不理想pFET：0（理想2.2 为什么要用送逻辑0（电平0V），能同时传送强逻辑1和强逻辑 基本逻

基本构Complementary

一般CMOS逻辑高电平输

低电平输 基本逻

反相器:逻辑f(x)NOT(x) 真值 基本逻

反相器:CMOS 基本逻

反相器:开关

VOH=V VOL=Vin= Vin= 基本逻

或非门:逻辑逻辑符 真值卡诺 工作状态 基本逻

或非门:FET(anFET并联实现或（低电平有效

pFET串联实现（高电平有效 基本逻

或非门:CMOS(a 基本逻

或非门:CMOS2输入或

p串n

3输入或非 基本逻

或非门:不同的电路 基本逻

与非门:逻辑逻辑符 真值卡诺 工作状态 基本逻

与非门:FETnFET串联实现与（低电平有效

pFET并联实现与（高电平有效 基本逻

与非门:CMOS 基本逻

与非门:电路2输入与

n串p

3输入或 基本逻

与非门:不同的电路 组合逻

设计目包含的门数及管数尽可能门的连接关系尽量多用反相门（NAND、NOR等），少用同相（AND、OR等减 面积→降 成 缩短互连线→提高传输 组合逻

实例F(a,b,c)a(b 组合逻

实例F(a,b,c)a(bc)[a(bc)]1[a(bc)] 组合逻

实例 组合逻

与或非门:FETAnd-Or-与或非X(a,b,c,d)(ab)(cd

用nFETX0[(ab)(cd用pFETX1[(ab)(cd出高电 组合逻

与或非门:CMOS 组合逻

或与非门:FET或与非Y(a,b,e,f)(ae)(bf

用nFETX0[(ae)(bf用pFETX1[(ae)(bf 组合逻

或与非门:CMOS 组合逻

反相小圈前移动反相小圈－实现“与”、“非”变1xy1x

1xy1x

组合逻

异或门功 当且仅当全部输入相时输出为0，否则为 真值

电路

a 符等效表达逻辑表达 组合逻

异或非门功 当且仅当输入全部相等输出为1，否则为真值

电路符等效表达逻辑表达 标准AOI/OAI门:构第1个与门有3个输入

有1个输入端直接第2级或门第2个与门有2个输 标准AOI/OAI门:应AOI22

由

（no 构构1个nFET和1个pFET电 共源（输入）、共漏（输出nFET由信号s控制，pFETs功性能良好的开s=0时，两个FET均截止，输入与输出y无关符 s=1时，两个FET均导通，输x=输出 特双向导通传输全范围电0电平由nFET传输，1电平由pFET缺要求有两个必须有一个反相器将s 多路选择器:2选控控制输入输输出 多路选择器:4选

6个晶体

异或门/异或非门:实现方式

4个晶体

或用CMOS对构造或门（6管=时，TG导通，pFET==时，TG

传输

时钟控制传输门 传输

时钟控制传输门TG级

逻辑电路

TG级

逻辑电路

TG级

abb abb a(bc)(ab)(aa(bc)(ab)(a

a0aaa

a1aaa‘Dem