QuarusII基本操作流程

EDA技术实用教程第5章QuartusII应用向导5.1基本设计流程

KX康芯科技图5-1选择编辑文件的语言类型，键入源程序并存盘

5.1.1建立工作库文件夹和编辑设计文件

5.1基本设计流程

KX康芯科技图5-2利用“NewPrejectWizard”创建工程cnt105.1.2创建工程

5.1基本设计流程

KX康芯科技图5-3将所有相关的文件都加入进此工程

5.1.2创建工程

5.1基本设计流程

KX康芯科技图5-4选择目标器件EP2C5T144C85.1.2创建工程

5.1基本设计流程

KX康芯科技图5-5将Max+plusII工程转换为QuartusII工程

5.1.2创建工程

5.1基本设计流程

KX康芯科技图5-6选择目标器件EP2C5T144C85.1.3编译前设置

5.1基本设计流程

KX康芯科技图5-7选择配置器件的工作方式

5.1.3编译前设置

5.1基本设计流程

KX康芯科技图5-8选择配置器件和编程方式

5.1.3编译前设置

KX康芯科技图5-9全程编译后出现报错信息

5.1.4全程编译

KX康芯科技图5-10选择编辑矢矢量波形文文件5.1.5时序仿真5.1基本设计流流程KX康芯科技图5-11波形编辑器器5.1.5时序仿真5.1基本设计流流程KX康芯科技图5-12设置仿真时时间长度5.1.5时序仿真5.1基本设计流流程KX康芯科技图5-13vwf激励波形文文件存盘5.1.5时序仿真5.1基本设计流流程KX康芯科技图5-14向波形编辑辑器拖入信信号节点5.1.5时序仿真KX康芯科技图5-15设置时钟CLK的周期5.1.5时序仿真5.1基本设计流流程KX康芯科技图5-16选择总线数数据格式5.1.5时序仿真5.1基本设计流流程KX康芯科技图5-17设置好的激激励波形图图5.1.5时序仿真5.1基本设计流流程KX康芯科技图5-18选择仿真控控制5.1.5时序仿真5.1基本设计流流程KX康芯科技图5-19仿真波形输输出5.1.5时序仿真5.1基本设计流流程KX康芯科技图5-20选择全时域域显示5.1.5时序仿真5.1基本设计流流程KX康芯科技图5-21cnt10工程的RTL电路图5.1.6应用RTL电路图观察察器KX康芯科技图5-22GW48实验系统模模式5实验电路图图5.2.1引脚锁定KX康芯科技图5-23AssignmentEditor编辑器5.2.1引脚锁定5.2引脚设置和和下载KX康芯科技图5-24两种引脚锁锁定对话框框5.2.1引脚脚锁锁定定5.2引脚脚设设置置和和下下载载KX康芯芯科科技技图5-25选择择编编程程下下载载文文5.2.2配置置文文件件下下载载5.2引脚脚设设置置和和下下载载KX康芯芯科科技技图5-26加入入编编程程下下载载方方式式5.2.2配置置文文件件下下载载5.2引脚脚设设置置和和下下载载KX康芯芯科科技技图5-27双击击选选中中的的编编程程方方式式名名5.2.2配置置文文件件下下载载5.2引脚脚设设置置和和下下载载KX康芯芯科科技技图5-28ByteBlasterII编程程下下载载窗窗5.2.2配置置文文件件下下载载5.2引脚脚设设置置和和下下载载KX康芯芯科科技技图5-29ByteBlasterII接口口AS模式式编编程程窗窗口口5.2.3AS模式式编编程程配配置置器器件件5.2引脚脚设设置置和和下下载载KX康芯芯科科技技图5-30选择择目目标标器器件件EP2C5T1445.2.4JTAG间接接模模式式编编程程配配置置器器件件5.2引脚脚设设置置和和下下载载KX康芯芯科科技技图5-31选定定SOF文件件后后，，选选择择文文件件压压缩缩5.2.4JTAG间接接模模式式编编程程配配置置器器件件KX康芯芯科科技技图5-32用JTAG模式式对对配配置置器器件件EPCS1进行行间间接接编编程程5.2.4JTAG间接接模模式式编编程程配配置置器器件件5.2引脚脚设设置置和和下下载载KX康芯芯科科技技图5-33安装装USB驱动动程程序序5.2.5USBBlaster编程程配配置置器器件件使使用用方方法法KX康芯芯科科技技图5-34设置置JTAG硬件件功功能能5.2.5USBBlaster编程程配配置置器器件件使使用用方方法法5.2引脚脚设设置置和和下下载载KX康芯芯科科技技图5-35在In-SystemMemoryContentEditor中使使用用USBBlaster5.2.5USBBlaster编程程配配置置器器件件使使用用方方法法5.2引脚脚设设置置和和下下载载KX康芯芯科科技技图5-36SignalTapII编辑辑窗窗1．．打打开开SignalTapII编编辑辑窗窗5.3嵌入入式式逻逻辑辑分分析析仪仪使使用用方方法法KX康芯芯科科技技图5-37SignalTapII编辑辑窗窗2．．调调入入待待测测信信号号5.3嵌入入式式逻逻辑辑分分析析仪仪使使用用方方法法3．．SignalTapII参参数数设设置置KX康芯芯科科技技图5-38设定定SignalTapII与工工程程一一同同综综合合适适配配4．．文文件件存存盘盘5.3嵌入入式式逻逻辑辑分分析析仪仪使使用用方方法法KX康芯芯科科技技图5-39下载载cnt10.sof并准准备备启启动动SignalTapII5．．编编译译下下载载5.3嵌入入式式逻逻辑辑分分析析仪仪使使用用方方法法6．．启启动动SignalTapII进进行行采采样样与与分分析析KX康芯芯科科技技图5-40SignalTapII采样样已已被被启启动动5.3嵌入入式式逻逻辑辑分分析析仪仪使使用用方方法法6．．启启动动SignalTapII进进行行采采样样与与分分析析KX康芯芯科科技技图5-41SignalTapII数据据窗窗设设置置后后的的信信号号波波形形5.3嵌入式逻辑分分析仪使用方方法7．SignalTapII的其其他设置和控控制方法KX康芯科技5.4原理图输入设设计方法5.4.1设设计流程程1.为本项项工程设计建建立文件夹假设本项设计计的文件夹取取名为adder，路径为：d:\adder。KX康芯科技图5-42元件输入对话话框5.4原理图输入设设计方法2.输入设设计项目和存存盘KX康芯科技图5-43将所需元件全全部调入原理理图编辑窗并并连接好5.4原理图输入设设计方法3.将设计计项目设置成成可调用的元元件KX康芯科技图5-44连接好的全加加器原理图f_adder.bdf5.4原理图输入设设计方法4.设计全全加器顶层文文件KX康芯科技图5-45f_adder.bdf工程设置窗5.4原理图输入设设计方法5.将设计计项目设置成成工程和时序序仿真KX康芯科技图5-46加入本工程所所有文件5.4原理图输入设设计方法5.将设计计项目设置成成工程和时序序仿真KX康芯科技图5-47全加器工程f_adder的仿真波形5.4原理图输入设设计方法5.将设计计项目设置成成工程和时序序仿真KX康芯科技5.4原理图输入设设计方法5.4.2应应用宏模模块的原理图图设计1.计数器器设计图5-48含有时钟使能能的两位十进进制计数器KX康芯科技5.4原理图输入设设计方法5.4.2应应用宏模模块的原理图图设计1.计数器器设计图5-49两位十进制计计数器工作波波形KX康芯科技2.频率计计主结构电路路设计图5-50两位十进制频频率计顶层设设计原理图文文件KX康芯科技5.4原理图输入设设计方法5.4.2应应用宏模模块的原理图图设计2.频率计计主结构电路路设计图5-51两位十进制频频率计测频仿仿真波形KX康芯科技3.时序控控制电路设计计图5-52测频时序控制制电路5.4原理图输入设设计方法KX康芯科科技5.4原理图图输入入设计计方法法5.4.2应应用用宏模模块的的原理理图设设计3.时时序序控制制电路路设计计图5-53测频时时序控控制电电路工工作波波形KX康芯科科技4.顶顶层层电路路设计计图5-54频率计计顶层层电路路原理理图KX康芯科科技5.4原理图图输入入设计计方法法5.4.2应应用用宏模模块的的原理理图设设计4.顶顶层层电路路设计计图5-55频率计计工作作时序序波形形习题题KX康芯科科技5-1.归纳利利用QuartusII进行行VHDL文本本输入入设计计的流流程：：从文文件输输入一一直到到SignalTapII测试。。5-2.由图5-40、、5-41，详详细说说明工工程设设计cnt10的硬硬件工工作情情况。。5-3.如何为为设计计中的的SignalTapII加入独独立采采用时时钟？？试给给出完完整的的程序序和对对它的的实测测结果果。习题题KX康芯科科技5-4.参考QuartusII的的Help，详详细说说明Assignments菜单单中Settings对对话框框的功功能。。（1））说明其其中的的TimingRequirements&Qptions的的功能能、使使用方方法和和检测测途径径。（2））说明其其中的的CompilationProcess的的功能能和使使用方方法。。（3））说明Analysis&SynthesisSetting的的功能能和使使用方方法，，以及及其中中的SynthesisNetlistOptimization的的功能能和使使用方方法。。（4）说明FitterSettings中的DesignAssistant和Simulator功能，，举例例说明明它们们的使使用方方法。。习题题KX康芯科科技5-5.概述Assignments菜单单中AssignmentEditor的功功能，，举例例说明明。5-6.用74148和和与非非门实实现8421BCD优先先编码码器，，用3片74139组成成一个个5-24线译译码器器。5-7.用74283加加法器器和逻逻辑门门设计计实现现一位位8421BCD码码加法法器电电路，，输入入输出出均是是BCD码码，CI为为低位位的进进位信信号，，CO为高高位的的进位位信号号，输输入为为两个个1位位十进进制数数A，，输出出用S表示示。5-8.设计一一个7人表决决电路路，参参加表表决者者7人，同同意为为1，不同同意为为0，同意意者过过半则则表决决通过过，绿绿指示示灯亮亮；表表决不不通过过则红红指示示灯亮亮。5-9.设计一一个周周期性性产生生二进进制序序列01001011001的序列列发生生器，，用移移位寄寄存器器或用用同步步时序序电路路实现现，并并用时时序仿仿真器器验证证其功功能。。习题题KX康芯科科技5-10.用D触触发器器构成成按循循环码码(000->001->011->111->101->100->000)规规律工工作的的六进进制同同步计计数器器。5-11.应用4位全全加器器和74374构成成4位位二进进制加加法计计数器器。5-12.用74194、、74273、、D触触发器器等器器件组组成8位串串入并并出的的转换换电路路，要要求在在转换换过程程中数数据不不变，，只有有当8位一一组数数据全全部转转换结结束后后，输输出才才变化化一次次。如果使使用74299、74373、D触发发器和和非门门来完完成上上述功功能，，应该该有怎怎样的的电路路？5-13.用一片片74163和和两片片74138构构成一一个具具有12路路脉冲冲输出出的数数据分分配器器。要要求在在原理理图上上标明明第1路到到第12路路输出出的位位置。。若改改用一一片74195代替替以上上的74163，试试完成成同样样的设设计。。习题题KX康芯科科技5-14.用同步步时序序电路路对串串行二二进制制输入入进行行奇偶偶校验验，每每检测测5位位输入入，输输出一一个结结果。。当5位输输入中中1的的数目目为奇奇数时时，在在最后后一位位的时时刻输输出1。5-15.用7490设计计模为为872的的计数数器，，且输输出的的个位位、十十位、、百位位都应应符合合8421码权权重。。5-16.用74161设设计一一个97分分频电电路，，用置置0和和置数数两种种方法法实现现。5-17.某通信信接收收机的的同步步信号号为巴巴克码码1110010。设计计一个个检测测器，，其输输入为为串行行码x，输出出为检检测结结果y，当检检测到到巴克克码时时，输输出1。实验与与设计计KX康芯科科技5-1.组组合合电路路的设设计(1)实实验目目的：熟悉悉QuartusⅡⅡ的VHDL文文本设设计流流程全全过程程，学学习简简单组组合电电路的的设计计、多多层次次电路路设计计、仿仿真和和硬件件测试试。(2)实实验内内容1：首先先利用用QuartusⅡⅡ完成成2选选1多多路选选择器器（例例4-3））的文文本编编辑输输入(mux21a.vhd)和和仿真真测试试等步步骤，，给出出图4-3所示示的仿仿真波波形。。最后后在实实验系系统上上进行行硬件件测试试，验验证本本项设设计的的功能能。(3)实实验内内容2：将此此多路路选择择器看看成是是一个个元件件mux21a，利利用元元件例例化语语句描描述图图4-18，并并将此此文件件放在在同一一目录录中。。以下下是部部分参参考程程序：：实验与与设计计KX康芯科科技...COMPONENTMUX21APORT(a，b，s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDCOMPONENT；...u1:MUX21APORTMAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2:MUX21APORTMAP(a=>a1，b=>tmp，s=>s1，y=>outy);ENDARCHITECTUREBHV;按照本本章给给出的的步骤骤对上上例分分别进进行编编译、、综合合、仿仿真。。并对对其仿仿真波波形作作出分分析说说明。。实验与与设计计KX康芯科科技(4)实实验内内容3：引脚脚锁定定以及及硬件件下载载测试试。建建议选选实验验电路路模式式5（（附录录图8），，用键键1(PIO0)控控制s0；；用键键2(PIO1)控控制s1；；a3、a2和和a1分别别接clock5、、clock0和clock2；；输出出信号号outy仍接接扬声声器spker。通通过短短路帽帽选择择clock0接256Hz信号号，clock5接接1024Hz，clock2接接8Hz信信号。。最后后进行行编译译、下下载和和硬件件测试试实验验（通通过选选择键键1、、键2，控控制s0、、s1，可可使扬扬声器器输出出不同同音调调）。。(5)实实验报报告：根据据以上上的实实验内内容写写出实实验报报告，，包括括程序序设计计、软软件编编译、、仿真真分析析、硬硬件测测试和和详细细实验验过程程；给给出程程序分分析报报告、、仿真真波形形图及及其分分析报报告。。实验验与与设设计计KX康芯芯科科技技(6)附附加加内内容容：根根据据本本实实验验以以上上提提出出的的各各项项实实验验内内容容和和实实验验要要求求，，设设计计1位位全全加加器器。。首先先用用QuartusⅡⅡ完完成成4.3节节给给出出的的全全加加器器的的设设计计，，包包括括仿仿真真和和硬硬件件测测试试。。实实验验要要求求分分别别仿仿真真测测试试底底层层硬硬件件或或门门和和半半加加器器，，最最后后完完成成顶顶层层文文件件全全加加器器的的设设计计和和测测试试，，给给出出设设计计原原程程序序，，程程序序分分析析报报告告、、仿仿真真波波形形图图及及其其分分析析报报告告。。(7)实验验习习题题：以以1位二二进进制制全全加加器器为为基基本本元元件件，，用用例例化化语语句句写写出出8位并并行行二二进进制制全全加加器器的的顶顶层层文文件件，，并并讨讨论论此此加加法法器器的的电电路路特特性性。。实验验与与设设计计KX康芯芯科科技技5-2.时时序序电电路路的的设设计计(1)实实验验目目的的：熟熟悉悉QuartusⅡⅡ的的VHDL文文本本设设计计过过程程，，学学习习简简单单时时序序电电路路的的设设计计、、仿仿真真和和测测试试。。(2)实实验验内内容容1：根根据据实实验验5-1的的步步骤骤和和要要求求，，设设计计触触发发器器(使使用用例例4-6)，，给给出出程程序序设设计计、、软软件件编编译译、、仿仿真真分分析析、、硬硬件件测测试试及及详详细细实实验验过过程程。。(3)实实验内内容2：设计锁锁存器(使用例例4-14)，，同样给给出程序序设计、、软件编编译、仿仿真分析析、硬件件测试及及详细实实验过程程。(4)实验内容容3：只用一一个1位二进制制全加器器为基本本元件和和一些辅辅助的时时序电路路，设计计一个8位串行二二进制全全加器，，要求：1、能在在8-9个时钟钟脉冲后后完成8位二进进制数（（加数被被加数的的输入方方式为并并行）的的加法运运算，电电路须考考虑进位位输入Cin和和进位输输出Cout；；实验与设设计KX康芯科技技2、给出出此电路路的时序序波形，，讨论其其功能，，并就工工作速度度与并行行加法器器进行比比较；3、在FPGA中进行行实测。。对于GW48EDA实验验系统，，建议选选择电路路模式1（附录录图3）），键2，键1输入8位加数数；键4，键3输入8位被加加数；键键8作为为手动单单步时钟钟输入；；键7控控制进位位输入Cin；；键9控控制清0；数码码6和数数码5显显示相加加和；发发光管D1显示示溢出进进位Cout。。4、键8作为相相加起始始控制，，同时兼兼任清0；工作作时钟由由clock0自动给给出，每每当键8发出一一次开始始相加命命令，电电路即自自动相加加，结束束后停止止工作，，并显示示相加结结果。就就外部端端口而言言，与纯纯组合电电路8位位并行加加法器相相比，此此串行加加法器仅仅多出一一个加法法起始/清0控控制输入入和工作作时钟输输入端。。提示：此此加法器器有并/串和串串/并移移位寄存存器各一一。(5)实验报告告：分析比比较实验验内容1和2的仿真和和实测结结果，说说明这两两种电路路的异同同点。实验与设设计KX康芯科技技5-3.设计含异异步清0和同步时时钟使能能的加法法计数器器(1)实实验目目的：学习计计数器的的设计、、仿真和和硬件测测试，进进一步熟熟悉VHDL设设计技术术。(2)实实验原原理：实验程程序为例例4-22，实实验原理理参考4.4节节，设计计流程参参考本章章。(3)实实验内内容1：在QuartusⅡⅡ上对例例4-22进行行编辑、、编译、、综合、、适配、、仿真。。说明例例中各语语句的作作用，详详细描述述示例的的功能特特点，给给出其所所有信号号的时序序仿真波波形。(4)实验内容容2：引脚锁锁定以及及硬件下下载测试试（参考考5.2节）。引引脚锁定定后进行行编译、、下载和和硬件测测试实验验。将实实验过程程和实验验结果写写进实验验报告。。实验与设设计KX康芯科技技(5)实实验内内容3：使用SignalTapII对对此计数数器进行行实时测测试，流流程与要要求参考考5.3节。(6)实实验内内容4：从设计计中去除除SignalTapII，要求求全程编编译后生生成用于于配置器器件EPCS1编程的的压缩POF文文件，并并使用ByteBlasterII，通过过AS模模式对实实验板上上的EPCS1进行编编程，最最后进行行验证。。(7)实实验内内容4：为此项项设计加加入一个个可用于于SignalTapII采采样的独独立的时时钟输入入端（采采用时钟钟选择clock0=12MHz，，计数器器时钟CLK分分别选择择256Hz、、16384Hz、6MHz），并并进行实实时测试试。(8)思思考题题：在例4-22中是否否可以不不定义信信号CQI，，而直接接用输出出端口信信号完成成加法运运算，即即：CQ<=CQ+1？？为什么么？(9)实验报告告：将实验验原理、、设计过过程、编编译仿真真波形和和分析结结果、硬硬件测试试实验结结果写进进实验报报告。实验与设设计KX康芯科技技5-4.用原原理图输输入法设设计8位位全加器器(1)实实验目目的：熟悉利利用QuartusⅡⅡ的原理理图输入入方法设设计简单单组合电电路，掌掌握层次次化设计计的方法法，并通通过一个个8位全全加器的的设计把把握利用用EDA软件进进行原理理图输入入方式的的电子线线路设计计的详细细流程。。(2)实实验原原理：一个8位全加加器可以以由8个个1位全全加器构构成，加加法器间间的进位位可以