ch锁存器和触发器实用

会计学1ch锁存器和触发器实用教学基本要求1、掌握锁存器、触发器的电路结构和工作原理2、熟练掌握SR触发器、JK触发器、D触发器及T触发器的逻辑功能3、正确理解锁存器、触发器的动态特性第1页/共62页1、时序逻辑电路与锁存器、触发器：

时序逻辑电路:概述锁存器和触发器是构成时序逻辑电路的基本逻辑单元。

结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。第2页/共62页2、锁存器与触发器共同点：具有0和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。

不同点：锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。

CP

CP

第3页/共62页5.1

双稳态电路5.1.1

双稳态的概念5.1.2

最基本的双稳态电路第4页/共62页5.1双稳态电路5.1.1

双稳态的概念第5页/共62页反馈5.1.2最基本的双稳态电路Q端的状态定义为电路输出状态。电路有两个互补的输出端1.

电路结构第6页/共62页2、数字逻辑分析——电路具有记忆1位二进制数据的功能。

如Q=1如Q=01001101100第7页/共62页3.模拟特性分析

I1

=

O2

O1=

I2图中两个非门的传输特性第8页/共62页5.2.1基本SR锁存器5.2SR锁存器5.2.2

门控SR锁存器第9页/共62页5.2.1基本SR锁存器5.2SR锁存器1.工作原理现态：R、S信号作用前Q端的状态，现态用Qn表示。次态：R、S信号作用后Q端的状态，次态用Qn+1表示。第10页/共62页1.工作原理R=0、S=0状态不变00若现态Qn=1101若现态

Qn=001000第11页/共62页无论现态Qn为0或1，锁存器的次态为1态。信号消失后新的状态将被记忆下来。01若现态Qn=1101若现态Qn=0010010R=0、S=1置1第12页/共62页无论现态Qn为0或1，锁存器的次态为0态。信号消失后新的状态将被记忆下来。10若现态Qn=1110若现态Qn=0100101R=1、S=0置0第13页/共62页1100S=1、R=1无论现态Qn为0或1，触发器的次态、都为0。状态不确定约束条件:SR=0当S、R同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。触发器的输出既不是0态，也不是1态第14页/共62页工作波形第15页/共62页2.基本SR锁存器的动态特性tpLH和tpHL分别为输出由高到低和由低到高时，相对于输入的延迟时间。脉冲宽度tW：如果输入脉冲宽度<tW

，Q未越过介稳态点，S端信号撤出，会使输出状态不稳定。图中tW1和tW2均tW

。第16页/共62页3.用与非门构成的基本SR锁存器、c.国标逻辑符号a.电路图b.功能表

110010100101不变11不变Q约束条件:

S+R=1第17页/共62页

例运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。第18页/共62页第19页/共62页5.2.2门控SR锁存器1.

电路结构

国标逻辑符号简单SR锁存器使能信号控制门电路第20页/共62页2、工作原理

S=0，R=0：Qn+1=Qn

S=1，R=0：Qn+1=1

S=0，R=1：Qn+1=0

S=1，R=1：Qn+1=ФE=1：E=0：状态发生变化。状态不变Q3=SQ4=R第21页/共62页的波形。

例：逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示，锁存器的原始状态为Q=0，试画出Q3、Q4、Q和Q第22页/共62页5.3.1D锁存器的电路结构5.3D锁存器5.3.2典型的D锁存器集成电路5.3.3D锁存器的动态特性第23页/共62页5.3.1D锁存器的电路结构1.传输门控D锁存器逻辑符号(1)

逻辑电路图第24页/共62页(2)工作原理

(b)E=0时(a)E=1时TG2导通，TG1断开

TG1导通，TG2断开Q=DQ不变第25页/共62页Q=DE=1D锁存器的功能表置10111置01001保持不变不变×0功能QDEQ(3)逻辑功能Q不变E=0,第26页/共62页(4)

工作波形第27页/共62页2.逻辑门控D锁存器逻辑电路图S=0R=1D=0Q=0D=1Q=1E=0Q不变E=1S=1R=0D锁存器的功能表置10111置01001保持不变不变×0功能QDEQ第28页/共62页74HC/HCT373八D锁存器5.3.2典型的D锁存器集成电路第29页/共62页74HC/HCT373的功能表工作模式输入内部锁存器状态输出LEDnQn使能和读锁存器

（传送模式）LHLLLLHHHH锁存和读锁存器LLL*LLLLH*HH锁存和禁止输出H×××高阻H×××高阻L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。第30页/共62页5.3.3D锁存器的动态特性定时图:表示电路动作过程中，对各输入信号的时间要求以及输出对输入信号的响应时间。

有建立时间tSU、保持时间tU

、脉冲宽度tW等。第31页/共62页5.4触发器的电路结构和工作原理5.4.1主从D触发器的电路结构和工作原理5.4.2典型主从D触发器集成电路5.4.4其他电路结构的触发器5.4.3主从D触发器的动态特性第32页/共62页5.4触发器的电路结构和工作原理1.锁存器与触发器锁存器在E的高(低)电平期间对信号敏感触发器在CP的上升沿(下降沿)对信号敏感在VerilogHDL中对锁存器与触发器的描述语句是不同的第33页/共62页5.4触发器的电路结构和工作原理主锁存器与从锁存器结构相同1.电路结构5.4.1主从D触发器的电路结构和工作原理TG1和TG4的工作状态相同TG2和TG3的工作状态相同第34页/共62页2.工作原理TG1导通，TG2断开——输入信号D送入主锁存器。TG3断开，TG4导通——从锁存器维持在原来的状态不变。(1)CP=0时:

=1，C=0，Q跟随D端的状态变化，使Q=D。

第35页/共62页2.工作原理(2)CP由0跳变到1

:

=0，C=1，触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号TG3导通，TG4断开——从锁存器Q的信号送Q端。TG1断开，TG2导通——输入信号D不能送入主锁存器。主锁存器维持原态不变。

第36页/共62页

5.4.2典型主从D触发器集成电路74HC/HCT74中D触发器的逻辑图第37页/共62页

74HC/HCT74的功能表LHH↑HHHLL↑HHQn+1DCPHH××LLHL××LHLH××HLQDCP输出输入国标逻辑符号74HC/HCT74的逻辑符号和功能表具有直接置1、直接置0，正边沿触发的D功能触发器第38页/共62页5.4.3

主从D触发器的动态特性动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。建立时间保持时间脉冲宽度传输延时时间传输延时时间第39页/共62页保持时间tH

：保证D状态可靠地传送到Q建立时间tSU：保证与D相关的电路建立起稳定的状态，使触发器状态得到正确的转换。最高触发频率fcmax

：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。触发脉冲宽度tW

：保证内部各门正确翻转。传输延迟时间tPLH和tPHL

：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间第40页/共62页5.4.4其他电路结构的触发器1.维持阻塞触发器

置0维持线响应输入D和CP信号根据确定触发器的状态第41页/共62页4

CP=0

2、工作原理

Qn+1=QnD信号进入触发器,为状态刷新作好准备Q1=DQ4=DD信号存于Q4第42页/共62页4

当CP

由0跳变为1在CP脉冲的上升沿，触法器按此前的D信号刷新第43页/共62页4

当CP=1在CP脉冲的上升沿到来瞬间使触发器的状态变化D信号不影响、的状态，Q的状态不变第44页/共62页5.5.1D触发器5.5

触发器的逻辑功能5.5.2JK触发器5.5.3SR

触发器5.5.4D

触发器功能的转换5.5.2T触发器第45页/共62页5.5

触发器的逻辑功能不同逻辑功能的触发器国际逻辑符号D触发器JK触发器T触发器RS触发器第46页/共62页5.5.1D

触发器1.特性表

DQn

Qn+10000101011112.特性方程Qn+1=D

3.状态图第47页/共62页3.状态转换图

翻转10011111

置111010011

置000011100状态不变01010000

说明Qn+1QnKJ1.特性表2.特性方程5.5.2JK

触发器第48页/共62页

例5.4.1设下降沿触发的JK触发器时钟脉冲和J、K信号的波形如图所示试画出输出端Q的波形。设触发器的初始状态为0。第49页/共62页5.5.3T触发器特性方程状态转换图特性表011101110000T逻辑符号第50页/共62页4.T′触发器逻辑符号特性方程时钟脉冲每作用一次，触发器翻转一次。第51页/共62页5.5.4SR

触发器1.特性表

2.特性方程3.状态图Qn

SRQn+1000000100101011不确定100110101101111不确定

SR=0（约束条件）第52页/共62页5.5.5D触发器功能的转换

D触发器构成JK

触发器组合电路DKJQn+1=D

第53页/共62页2.D触发器构成T触发器Qn+1=D

组合电路DT

第54页/共62页3.D触发器构成T'触发器Qn+1=D

CPQ二分频第55页/共62页锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。触发器按逻辑功能分类有D触发器、JK触发器、T（T'）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。小结第56页/共62页

5.6.1

时序电路建模基础

5.6.2

锁存器和触发器的Verilog建模

5.6用VerilogHDL描述锁存器和触发器第57页/共62页

Verilog行为级描述用关键词initial或always，但initial是面向仿真，不能用于逻辑综合，本书不介绍。always是无限循环语句，其用法为：5.6.1时序电路建模基础

always＠(事件控制表达式（或敏感事件表)）

begin

块内局部变量的定义；过程赋值语句；

end