数字逻辑第5章(1)触发器及分析

第五章同步时序电路的分析5.1时序电路概述5.2双稳态元件——锁存器和触发器5.3同步时序电路的分析5.1时序电路概述第四章中，我们介绍了组合电路的逻辑分析与设计。

组合电路是指电路在任何时刻产生的稳态输出仅仅取决于该时刻输入变量取值组合，而与过去的输入值无关。组合电路的特点：（1）由逻辑门电路组成，不含任何记忆元件。（2）信号是单向传输的，不存任何反馈回路。

时序电路与组合电路有本质上的区别。时序电路在任何时刻产生的稳态输出不仅取决于该时刻电路的输入，而且与过去的输入所产生的电路状态有关。因此，时序电路必须具有记忆能力，用存储电路保存电路状态。所谓时序，是指电路的状态与时间顺序有密切联系，电路状态的变化（预定的操作）是按时间顺序逐个进行的。组合逻辑电路存储电路5.1.1时序电路的一般结构从图中可看出，时序电路由组合电路和存储电路两部分构成，通过反馈回路将两部分连成一个整体。站在不同的角度，信号的含义有所不同。组合逻辑电路存储电路时序电路的一般结构外部输入内部输入外部输出内部输出外部输出函数：内部输出（激励）函数：组合逻辑电路存储电路时序电路的一般结构存储电路输出存储电路输入（激励、控制）组合逻辑电路存储电路时序电路的一般结构从状态的角度看外部状态内部状态，即时序电路的状态，简称状态。对时序电路的研究，就是通过输入的变化规律，找出状态的变化规律，得到输出的变化规律。一般用现态Q(t)和次态Q(t+1)来描述状态的改变。现态Q(t)——变化前的状态次态Q(t+1)——变化后的状态Q(t)Q(t+1)时钟5.1.2时序电路的分类组合变换存储电路组合电路控制脉冲：当整个存储电路在一个CP控制下工作时，称为同步时序电路，若在两个以上或没有CP控制，则称为异步时序电路。输出函数：5.1.3时序电路的描述方法次态方程激励方程输出方程组合变换存储电路组合电路次态真值表输入现态次态……次态卡诺图次态真值表的卡诺图形式。状态表状态转移表的简称，用表格的形式反映现态、输入、输出、次态的关系。输入X现态Q(t)01ABCDBCDADABC次态Q(t+1)无外部输出的状态表输入X现态Q(t)01ABCDB/0C/0D/0A/1D/1A/0B/0C/0次态Q(t+1)/输出ZMealy型状态表输入X现态Q(t)01输出ZABCDBCDADABC0001Moore型状态表次态Q(t+1)状态图状态图是状态表的图形表示方式，直观。AB0/0Mealy型现态次态转换条件输出状态转换方向读图（表）次序：现态→输入→输出→次态A/0B0Moore型状态转换方向现态转换条件次态输出读图（表）次序：现态→输出→输入→次态输入X现态Q(t)01ABCDB/0C/0D/0A/1D/1A/0B/0C/0次态Q(t+1)/输出ZMealy型状态表输入X现态Q(t)01输出ZABCDBCDADABC0001Moore型状态表次态Q(t+1)ACBD0/00/00/00/11/11/01/01/0状态图A/0C/0B/0D/1转换条件的变量形式。状态图5.2双稳态元件——锁存器和触发器双稳态元件是一种具有记忆功能的电子器件，通常指锁存器和触发器。具有如下特点：1.有两个互补的输出端Q和2.有两个稳定状态。Q=1称为“1”状态；Q=0称为“0”状态。当输入信号不发生变化时，输出状态稳定不变。3.在一定输入信号作用下，可从一个稳定状态转移到另一个稳定状态。4.输入信号作用前的状态称为现态，记作：Qt输入信号作用后的状态称为次态，记作：Qt+1锁存器和触发器的区别：锁存器利用电平控制数据的输入；触发器利用脉冲或边沿控制数据的输入。双稳态元件按其数据输入端的名称分为SR型、JK型、D型和T型。锁存器和触发器是时序电路中的关键元件，要求掌握其外部特性和逻辑功能5.2.1基本S—R锁存器（Set—ResetLatch）11Q/Q101由一对非门构成的双稳态电路。有两个稳态。11Q/Q11Q/Q01但这两个稳态不能受控，需增加输入端。不允许由或非门构成的S—R锁存器SRQ/Q00011011保持不变011000功能表SRQ(t)Q(t+1)000001010011100101110111010011dd简化次态真值表SRQ(t+1)00011011Q(t)01dSRQ(t)Q(t+1)000001010011100101110111010011dd次态真值表SRQ(t)0001111001Q(t+1)次态卡诺图次态方程（特性方程、状态方程）SRQ时序图逻辑符号SRQQ状态图（SR）01由与非门构成的S—R锁存器。11SR基本SR锁存器的主要特点：1.结构简单2.具有置0、置1和保持功能，状态方程为：存在的问题：1.输入直接影响输出，给应用带来不便，抗干扰能力低。2.输入端S、R之间有约束。不允许4.2.2基本/S—/R锁存器由与非门构成，输入低有效。/S/RQ/Q00011011111001保持不变功能表/S/RQ(t+1)00011011d10Q简化次态真值表/S/RQ(t)0001111001Q(t+1)次态卡诺图次态方程（特性方程、状态方程）逻辑符号SRQQ在实际工作时，常常要求锁存器按照一定的时间节拍工作，这就需要增加使能输入端，当使能输入信号有效时，才允许输入影响输出。5.2.2带使能端的S—R锁存器为加强锁存器的可控性，增加使能端。时序图为避免逻辑冲突，R和S不允许同时为1。所以，仍未解决S、R之间的约束问题。当EN有效时，简化状态方程逻辑符号SENRQQ5.2.3D（延迟型）锁存器它的结构是在SR锁存器的基础上加一个非门而形成的。特性方程如下：或者，在SR特性方程的基础上，用D代替S，用代替R，得到特性方程：ENDQ/Q10110d0110保持不变功能表根据状态方程可作出状态转移真值表：EN有效时简化次态真值表简化次态真值表DQ(t+1)0101简化的状态方程：Q(t+1)=D时序图逻辑符号引起振荡，产生“空翻现象”5.2.4J—K锁存器（复合型锁存器）SR锁存器输入端的约束条件，给应用带来麻烦，要求改进。最简单的想法就是用锁存器自身的状态来封堵。下图用J输入端代替S端，用K输入端代替R端。当Q为0时，封住K门，打开J门，因为此时无需复位操作；当Q为1时，封住J门，打开K门，此时无需置位操作，复位操作无阻。功能表即使加上使能控制信号，也无法做到精确把握EN的事件宽度，即无法解决EN有效期间的空翻问题。当J=K=EN=1时，产生空翻。带使能输入端的S—R锁存器、D锁存器、J—K锁存器仍存在EN有效期间输出随输入变化（甚至空翻）的问题，抗干扰性能较差。5.2.5主从J—K触发器（74XX70/71/72/73）由主从两组锁存器组成，下面一组是主锁存器，当CP为1时，输入信号J、K起作用。当CP由1变为0时，将锁存在主锁存器的状态输入从锁存器。这样，一个完整的数据存储，需要有一个完整脉冲的全过程，这个控制脉冲又称为触发脉冲，两个锁存器构成的电路称为触发器（Flip—Flop）。触发器：次态真值表（特性表）功能表注意：此表中CP的0或1代表脉冲的有无。次态卡诺图Q(t+1)次态卡诺图Q(t+1)状态方程：JKQ(t+1)00011011Q01简化次态真值表简化次态卡诺图（当CP有效时）Q(t+1)简化状态方程状态图（JK）01JKQ(t+1)00011011Q01简化次态真值表0001101100100111逻辑符号主从J—K触发器的特点：1.主从结构，无空翻，输入之间无约束。2.存在一次变化问题，要求CP=1期间，输入保持不变，所以抗干扰能力弱。关于一次性变化问题，可参见《数字电子技术基础简明教程》——余孟尝主编，高等教育出版社出版，P212。或答疑时探讨。5.2.6负边沿J—K触发器（74XX112/113）功能表前面介绍的主从J—K触发器要求一个完整的时钟脉冲，且在其下降沿到来之前，输入端J、K必须稳定较长时间。而边沿触发器能够满足输入信号的建立时间和保持时间较短的要求，应用更广泛。逻辑符号当CP为0时，3门和4门均被封住，其输出为1。这时用与或非门组成的锁存器处于稳态，假设为0状态，Q输出0，输出1。当CP处于由0向1变化的上升沿时，首先使1门的左与门的输入端为1，和为1的共同作用保证Q为0不变。虽然在CP为1状态时，3门和4门均被打开，若此时J=K=1，则因为1，而3门输出0，K门因Q为0而保持1。注意是由于CP为1的信号先于3门输出的0信号，因此保证了Q端输出为0不变。当CP处于由1向0变化的下降沿时，由于CP的变化先于3门的输出变化，而形成1门的两个与门同时为0，1门输出端Q为1。这个1与4门输出的1共同使端为0，封住1门的与门，确保Q为1，进入下一个稳态。负边沿J-K触发器说明：5.2.7正边沿D触发器（74XX74）当CP为0时，3、4门的输出为1，1、2门组成的RS锁存器保持状态不变。6门输出为，5门输出为D。当CP为1时，RS锁存器输入输出状态保持不变。当CP为↓时，RS锁存器进入锁存状态。当CP为↑时，3门将5门输出的D传递输出为。若D=1，则3门输出为0，Q=D=1，并通过置1维持线反馈至5门输入，确保5门稳定输出1，不再受6门的输出影响，即不再受输入端D的影响。同时通过3门至4门的置0阻塞线确保4门输出为1。若D=0，则3门输出为1，与6门输出的1共同使4门输出为0，Q=D=0，并通过4至6门的置0维持线确保输出为1，不再受输入端D变化的影响。功能表次态真值表（特性表）注意：此表中CP的0或1代表脉冲上升沿的有无。逻辑符号次态方程简化次态卡诺图Q(t+1)熟练掌握D触发器5.2.8T触发器T触发器是一种计数型触发器，其功能为：当输入端T为1时，每来一个计数脉冲CP，输出就变反一次；当输入端T为0时，输出保持不变。在这里，T相当于一个使能控制端。逻辑符号功能表TCPQ/Qd0d10d1↑保持不变保持不变保持不变变反次态真值表（特性表）注意：此表中CP的0或1代表脉冲沿的有无。简化次态卡诺图次态方程比较T触发器和JK触发器的次态方程T触发器次态方程JK触发器次态方程只要将JK触发器的J、K端接在一起，就构成了T触发器。TCPQ/Q实际上，T触发器实现的就是JK触发器J、K为00或11时的功能。在某些应用场合下，只需要计数功能，不需要使能端T，我们称之为T’触发器。逻辑符号用D触发器实现的T’触发器1用JK触发器实现的T’触发器也叫二分频器5.2.9不同触发器之间的相互转换JK触发器状态方程：例1:将JK触发器转换为D触发器。D触发器状态方程：例2：将D触发器转换为JK触发器。例3：将D触发器转换成T触发器。D触发器状态方程：=1TCPQ/Q双稳态电路基本SR锁存器增加输入端带使能端SR锁存器解决输入直接影响输出问题：输入直接影响输出、输入约束。JK锁存器解决约束，但空翻D锁存器解决约束，但少输入端带使能JK锁存器使能有效时的空翻主从JK触发器需完整脉冲，存在一次变化边沿JK触发器边沿D触发器实用实用T触发器T’触发器存储电路中的记忆元件——双稳态元件（锁存器、触发器）的演变过程归纳：双稳态元件（锁存器和触发器）的分析设计工具和方法反映输出端与输入端的逻辑关系。功能表反映在输入端信号和触发器自身状态（现态）共同作用下，触发器的下一步状态（次态）。次态真值表（特性表）以输入信号为列信息，以触发器现态为行信息，参照卡诺图排列而成的矩阵图表，表中填有触发器次态信息。次态卡诺图（状态表）由特性表或状态表而写出的反映触发器次态函数的逻辑表达式。次态方程（特性方程、状态方程）反映触发器状态及状态转换条件的直观图形。状态图反映触发器各信号之间的时间关系（时序）及时间参数的图形说明。时序图识别触发器的功能符号：S—R（复位置位）锁存器D（延迟型）锁存器主从结构（脉冲）J—K触发器负边沿J—K触发器正边沿D触发器实际应用的器件，通常带有异步清“0”端R和异步置“1”端S。SR5.2.10常用触发器的VerilogHDL描述//D触发器moduleD_FF(d,clk,q,qn);inputd,clk;outputq,qn;regq,qn;always@(posedgeclk)beginq<=d;qn<=~d;endendmodule敏感表的特点？功能描述：非阻塞增加异步清“0”功能？//D触发器moduleD_FF(d,clk,reset,q,qn);inputd,clk,reset;outputq,qn;regq,qn;