基于verilog hdl通信系统设计-电子教案-第2章

第2章常用Verilog语法基于VerilogHDL的通信系统设计基于VerilogHDL的通信系统设计VerilogHDL作为一种高级的硬件描述编程语言，能够发展到今天，与其本身的优越性有着很大的关系。它简单易学，语法更贴近硬件行为，同时还借鉴了许多C语言中的高级语句，支持多种层次、多种方式的描述，大大提高了设计的效率。想要全面掌握Verilog语言，首先得要从语法基础学起，下面将对VerilogHDL中的基本语法通过实例的方式来逐一加以初步的介绍。基于VerilogHDL的通信系统设计2-1

模块

模块（module）是Verilog的基本描述单位，用来描述某个设计的功能或结构及与其它模块通信的外部端口。一个模块由两部分组成，一部分是描述其逻辑功能，另一部分描述接口。moduleblock_adder(ina,inb,cin,count,sum);inputcin;input[3:0]ina,inb;outputcount;output[3:0]sum;assign{count,sum}=ina+inb+cin;下面将通过一个简单的例子来描述模块的定义，如图2-1所示。图2-1

模块的结构基于VerilogHDL的通信系统设计2-2

标识符、关键词和注释2-2-1

标识符在使用标识符的时候应当注意以下几点：

要区分字母的大小写。

标识符的第一个字母不能为数字或者&，但是可以是字母或下划线。

系统函数或系统任务必须在标识符前加&。

标识符长度超过1024（是1024字节吗？请确定）就会报错。2-2-2

关键词

关键词是被VerilogHDL定义中所保留的一系列字，例如，标识符“always”（关键词）与标识符ALWAYS（非关键词）是不同的。基于VerilogHDL的通信系统设计2-2-3

注释VerilogHDL中有两种注释方式。

是以“/*”符号开始，“*/”结束，在此之间的都是注释语句，可扩展多行，如：/*......*/

是以//开头的语句，只有一行注释，如://...基于VerilogHDL的通信系统设计2-3

数字值集合0：逻辑0或“假”。1：逻辑1或“真”。X：未知值。Z：高阻。

本小节介绍VerilogHDL的值的集合和常量（整数型、实数型和字符型）以及变量等。值的集合在VerilogHDL语言中有四种基本值类型。基于VerilogHDL的通信系统设计2-4

运算符和表达式VerilogHDL语言的运算符范围很广，按功能分可以分为以下几类：

逻辑运算符（&&、||、！）。

关系运算符（>、<、>=、<=）。

算术运算符（+、－、×、÷）。

条件运算符（？：）。

等式运算符（==、!=、===、!==）。

移位运算符（<<、>>）。

拼接运算符（{}）。

位运算符（~、|、^、&、^~）。

缩位运算符。基于VerilogHDL的通信系统设计2-5

行为语句

下述语句是VerilogHDL中两种主要的过程语句，绝大多数的过程模块都从属于这两种语句：

“initial”语句。

“always”语句。2-5-1

过程语句基于VerilogHDL的通信系统设计2-5-2

条件语句在VerilogHDL有三种语句，其语句分别如下：

“if_else”语句是用来判断所给定的条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。

“case”语句就是一种多分支选择语句。

“casez”和“casex”语句是“case”语句的两种变体，三者的表达形式完全相同，他们的差别就是三个关键词“case”，“casez”和“casex”的不同，以及x和z使用的解释也不尽相同。基于VerilogHDL的通信系统设计2-5-3

循环语句在VerilogHDL有四类循环语句，其语句分别如下。

“forever”语句：连续的执行语句。“repeat”语句：执行某个语句固定的次数。

“while”语句：执行某个语句直到表达式为“false”，如果表达式在开始的时候就为“false”，那么这些语句将不执行。

“for”语句。基于VerilogHDL的通信系统设计2-5-4

阻塞赋值和非阻塞赋值

在VerilogHDL语言中有两种赋值语句，分别是阻塞赋值和非阻塞赋值，它们的赋值对象只能是寄存。阻塞赋值的语法如下：寄存器变数＝表达式非阻塞赋值的语法如下：寄存器变数<=表达式基于VerilogHDL的通信系统设计2-6“task”和“function”说明语句

“task”和“function”说明语句分别用来定义任务和函数。可以在一个模块呢，将一些重复描述部分或功能比较单一的部分，作为一个任务或函数相对独立地进行描述。任务（task）的语法格式为：task<procedure>;<portanddatatypedeclaration><statement>endtask函数（function）的语法格式为：function<bitwide>(functionname);<portdeclaration><variabletypedeclaration><statement>endfunction基于VerilogHDL的通信系统设计2-7编译预处理VerilogHDL语言和C语言一样也提供了编译预处理的功能。“编译预处理”是VerilogHDL编译系统的一个组成部分。VerilogHDL语言允许在程序中使用特殊的编译向导语句，在编译时通常先对这些特殊的命令进行“预处理”。然后将预处理的结果和源程序一起再进行通常的编译处理。所有的VerilogHDL编译指令都以反引号（`）开头。编译指令在整个语言编译过程期间都将有效。基于VerilogHDL的通信系统设计2-8本章小结

本章介绍VerilogHDL的语法知识，熟练的掌握语法是学习后续章节的基础。在学习VerilogHDL语法的时候可以参考C语言的语法知识，虽然VerilogHDL的语法与C语言的语法有许多类似的地方，但也有许多不同的地方。在学习VerilogHDL语法时要善于找到各自的特点，着重理解如：阻塞〔Blocking〕和非阻塞〔Non-Blocking〕赋值的不同；顺序块和并行块的不同；块与块之间的并行执行的概念；“task”和“function”的概念。