Analog集成电路设计知识点

Analog问：finger，1gate？是不是增加power?并联呢？答：联寄生的不同了，一般来说这样的寄生小一些，由于他的源漏共用。themultifingerdevice,youcansharetheS/Dinadjacentdevice问：spurcpmpll向上翘的尖，不知道为什么。答：1：phasenoisepsdplljitterpeakingpllzeronoise在带宽处上翘，是由于pll环路设计的相位裕度不够。3：有的时候CPPLL假设是用spectreRF仿真出来，留意一下你的bias电路。4：假设是环路参数有问题相位裕度不够，不会每隔一段频率就有一个上翘，spurref减小带宽；减小cp的失配；减小cp开关的电荷注入,可以肯定程度的抑制spur问：RFICCMOS答：ADS,youmusthaveADSsimulationmodelfromfoundry.ButitisseemedthatthesimulationresultsfromADSisalwaysbetterthanthosefromCadenceSpectre.Inaddition,theCadenceismorelikelyICindustrialstandardthanADS.youshouldgetthefoundry”sPDKtohaveaquickstartspectreRFhspiceRFeldoRF问：如何用spectre计算电路在某段时间的平均功耗？tranpoweravg”i(vvdd)*vdd”from=5usto=10us答：1SPECTRECACULATORclip和average函数。2：多谢各位，但我用clstaverage，再点击eval,但只是5us到10us问：op我仿真的opcutoff静态工作点我也没看出有什么特别,不知道是什么缘由,一般管子应当工作在饱和区才正常吧。答：问：spectre答：〔除〕就可以了。2：clipok问：I/O答：p333.3V，p181.8Vberkeleybsim3v3问：在用spectreacvsinACmagnitude跟Amplitude个人对这两个参数理解是：ACmagnitudeAmplitudeACmagnitude1V，不知这种理解是否正确？答：AC1，AV-->db:20lgAV而Amplitude是进展瞬态仿真的沟通正弦波信号峰峰值的一半。2：我比较赞同后者的说法峰峰值的一半，也就是峰值。问：,cadence?/i7U(Q3`CAerrorfoundbyspectreduringhierarchyflatteningV3:waveformtypemustbespecifiedifanywaveformparametersaregiven.4B3i*FcCF-qE2A“e+e答：振荡器加个初始电位就可以了。我也遇到过这样的问题，就是加的初始条件。问：cadencenoiseprint“noisesummary...”菜单后，列出的表中有很多参数的意义不太明白〔例如fn,rd,id,...〕答：fn，rd，id问：CgdCdgCadenceCgdCdgCgsCsg答：16以无视一些gateload；Cdgfeedforwardzerotheeffectofthedrainonthegate,andCdgrepresentsgateonthedrain,intermsofchargingcurrents.Thereisnoreasontoexpectthatthetwoeffectsarethesameingeneral.问：有三个问题：PsupplyVss*IQ，IQVDDIQVSS，还有一局部给了负载电阻，为什么0.5(VDD-VSS)IQ，IQ答：第一个问题不是全部的IQVssRLIQVss，RL无穷大，即最大功耗。IoutIQ。其次个问题：Vout0.5〔VDD-Vss〕即输入为正弦波时，输出的IQ。问：CADENCECADENCE高手教导一下！答：1：0DB18060port,portvsin3：看你仿的是开环增益，还是闭环增益了。开环的话，直接在输入端接vac，然后仿ac性能就可以了。allenpin问：请教：在cadence下怎么仿运放的相位裕度？电平呢，而是个正弦波呢？问题出在什么地方呢？答：两级运放，加了补偿电容;〔正弦波acresult---directplot---gain&phase0db180－对应的角度＝相位裕度。级运放增益应当比较大，不该直接加小信号仿的。问：阈值电压问题？PMOS的高0.1V左右，PMOS管的阈值电压比模型中的低0.1V左右，百思不得其解，VthVth025。答：1：阈值电压会随着沟道长度、宽长比等因素变化。bsim3model的材料，没啥太大必要管这个。3：VthisstrongfunctionofchannelLengthforshortchanneldevice。问：请教一个关于cadence仿真的问题？答：1：saved->fromskemetic，输出项里面就会多出一个电流出来。2：Outputs－》Tobeplotted－》selectedonschematic〔流〕。allresults－directplot－tran……，然后在电路上点管子的端点，选完按esc。不过要留意，一旦保存全部支路之后，你的仿真结果会格外大，要留意硬盘空间。3：以前我看支路电流直接选中器件，仿真输出来看的。只是在仿真前弹出的提simulation问：cdtot2.0816f3.7299fcgtot114.7453f136.4126fcstot61.6131f73.3507fcbtot35.9118f37.3757fcgs105.5277f129.0763fcgd2.0501f3.5463fcdtotcgtotcstotcbtot这几个分别是什么电容？gate-d、gate-bulk、d-bulk、s-bulk答：就是各端等效总电容。如：cgtot就是gatetotal电容。问：答：网表可以理解为文本化的电路图，主要表示的是电路器件及其连接关系。File——Export——CDL就是电路的连接和流向。可自动生成。指电路的文字描述方式，包括器件描述和拓扑连接描述。问：看到一个关于全差分运放仿真的测试电路。ac么写呢？答：1：balunbalun。hspiceVcm=(Vn+Vp)/2Vdm=(Vp-Vn)8想明白这个道理，自然就可以写出肯定的网表。问：问拉扎维书48页问题？答：,(w/l)1/(w/l)2Vgs-Vth比方：caa=——，只要c*c=b*d就行。dAv=-Gmn/GmpID1=Id23.333.343.35(等量代换)，3.372.17Id1=Id22.183.332.193.35不知道这样解释搂主是不是明白了。Id1=Id2