双极型制作工艺课件

双极型逻辑集成电路双极型逻辑集成电路11-1电学隔离（1）反偏PN结隔离（2）全介质隔离（3）混合隔离元件所有晶体管的集电极都在外延层上，隔离的目的是使不同隔离区的元件实现电隔离。第一章双极型集成电路制作工艺1-1电学隔离所有晶体管的集电极都在外延2（1）反偏PN结隔离通过外延，选择性扩散等工艺方法，将芯片划分为若干个由P区包围的N型区，P区接电路中的最低电位，使PN结反偏。利用反偏PN结对器件进行隔离。P衬底NNNP＋P＋接电路中的最低电位（1）反偏PN结隔离P衬底NNNP＋P＋接电路中的最低电位3反偏PN结隔离工艺简单占芯片面积较大且受反向漏电影响，隔离效果不是最佳寄生电容较大MOSFET可以利用自身的PN结实现电学隔离反偏PN结隔离4（2）全介质隔离 用SiO2将要制作元件的N型区（或P型区）包围起来，实现隔离

NNSiO2多晶硅NNSiO2多晶硅5全介质隔离

隔离效果好工艺复杂（需要反外延，磨片等工艺），生产周期长，成品率低，成本高

（主要用于高压和抗辐射等特殊领域的集成电路）双极型制作工艺课件6（3）混合隔离 元件四周采用介质隔离，而底部用反偏PN结隔离

P衬底NNN接电路中的最低电位SiO2（3）混合隔离P衬底NNN接电路中的最低电位SiO27混合隔离

可以使元件的图形尺寸缩小，芯片面积利用率得到提高， （现已广泛采用这种方法）

在保证电路正常的工作情况下，尽量减少隔离岛的数目，是IC版图设计中必须考虑解决的问题混合隔离8埋层（埋层氧化）1-2pn结隔离集成电路工艺流程初始氧化，热生长厚度约为500～1000nm的氧化层（提供集电极电流的低阻通路）埋层（埋层氧化）1-2pn结隔离集成电路工艺流程初始氧化，9埋层（埋层光刻）光刻，利用反应离子刻蚀技术将光刻窗口中的氧化层刻蚀掉，并去掉光刻胶埋层（埋层光刻）光刻，利用反应离子刻蚀技术将光刻窗口中的氧化10埋层（埋层扩散）进行大剂量As+注入并退火，形成n+埋层埋层（埋层扩散）进行大剂量As+注入并退火，形成n+埋层11埋层（去氧化层）PN+利用HF腐蚀掉硅片表面的氧化层埋层（去氧化层）PN+利用HF腐蚀掉硅片表面的氧化层12外延层（外延生长）PN+N将硅片放入外延炉中进行外延，外延层的厚度和掺杂浓度一般由器件的用途决定外延层（外延生长）PN+N将硅片放入外延炉中进行外延，外延层13隔离（隔离氧化）PSiO2N+N隔离（隔离氧化）PSiO2N+N14隔离（隔离光刻）PSiO2N+N隔离（隔离光刻）PSiO2N+N15隔离（隔离扩散）PSiO2N+NP+P+隔离（隔离扩散）PSiO2N+NP+P+16隔离（去氧化层）PN+NP+P+隔离（去氧化层）PN+NP+P+17基区（基区氧化）PSiO2N+NP+P+基区（基区氧化）PSiO2N+NP+P+18基区（基区光刻）PSiO2N+NP+P+基区（基区光刻）PSiO2N+NP+P+19基区（基区扩散）PSiO2N+NPP+P+基区（基区扩散）PSiO2N+NPP+P+20基区（去氧化层）PN+NPP+P+基区（去氧化层）PN+NPP+P+21发射区（发射区氧化）PSiO2N+NPP+P+发射区（发射区氧化）PSiO2N+NPP+P+22发射区（发射区光刻）PSiO2N+NPP+P+发射区（发射区光刻）PSiO2N+NPP+P+23发射区（发射区扩散）PSiO2N+NPN+N+P+P+发射区（发射区扩散）PSiO2N+NPN+N+P+P+24发射区（去氧化层）PN+NPN+N+P+P+发射区（去氧化层）PN+NPN+N+P+P+25金属连线（引线氧化）PSiO2N+NPN+N+P+P+金属连线（引线氧化）PSiO2N+NPN+N+P+P+26金属连线（接触孔光刻）PSiO2N+NPN+N+P+P+金属连线（接触孔光刻）PSiO2N+NPN+N+P+P+27金属连线（蒸铝）PSiO2N+NPN+N+P+P+金属连线（蒸铝）PSiO2N+NPN+N+P+P+28金属连线（引线光刻）PSiO2N+NN+N+P+P+合金：使Al与接触孔中的硅形成良好的欧姆接触，一般是在450℃、N2-H2气氛下处理20～30分钟形成钝化层在低温条件下(小于300℃)淀积氮化硅刻蚀氮化硅，形成钝化图形反刻铝金属连线（引线光刻）PSiO2N+NN+N+P+P+合金：使29小结：双极型集成电路制造中的光刻掩膜小结：双极型集成电路制造中的光刻掩膜30N＋埋层用于降低集电极串连电阻考虑到反偏时，势垒区的展宽，各图形之间都留有较宽的距离，因而这种结构的NPN的图形面积比较大

一、集成电路中的纵向NPN管

(1)PN结隔离的纵向NPN管§1-3双极型IC中的元件N＋埋层用于降低集电极串连电阻考虑到反偏时，势垒区的展宽，各31(2)混合隔离的纵向NPN管N＋埋层用于降低集电极串连电阻(2)混合隔离的纵向NPN管N＋埋层用于降低集电极串连电阻32(3)小尺寸混合隔离的纵向NPN管N＋埋层用于降低集电极串连电阻基极与集电极之间插入了SiO2，避免二者的相互影响基区，发射区都可延伸到SiO2层，尺寸可做得较小(3)小尺寸混合隔离的纵向NPN管N＋埋层用于降低集电极串连33二、集成电路中的二极管SiO2N+N外延层PP+P+AlAlSiO2SiO2与NPN晶体管基区同时制作与NPN晶体管发射区同时制作N型隔离岛二、集成电路中的二极管SiO2N+N外延层PP+P+AlA34

三、集成电路中的电阻利用半导体材料的体电阻：

RA<RBNN+N+N+电阻A电阻B沟道电阻

三、集成电路中的电阻RA<RBNN+N+N+电阻A电阻B35四、集成电路中的电容

PN结的反偏电容

平行板电容SiO2S下电极M上电极P+P+P衬底N外延层N＋N＋扩散区隔离框上电极金属膜N＋接触孔四、集成电路中的电容SiO2S下电极M上电极P+P+P衬底N36§1-4IC元件结构和寄生效应一、结构纵向：四层三结结构：n+pnp四层横向：由版图决定表现各元件的相对位置，形状，几何尺寸，互连线走向发射结集电结隔离结三结§1-4IC元件结构和寄生效应一、结构纵向：四层三结37等效电路I等效电路I38二、寄生效应1、NPN管的寄生效应和分立器件不同，IC中晶体管包含有纵向寄生晶体管。实际中，由于要隔离，衬底总是接最低电位，寄生PNP管的集电结总是反偏。

发射结、即NPN管的集电结：当NPN管在饱和区或反向工作区时，它正偏。这时寄生PNP管处于正向有源区。（在逻辑IC中，NPN管经常处于饱和或反向工作区）。于是有IEpnp分走IB流向衬底。减小乃至消除的方法：NPN集电区掺金：少子寿命，β埋层：基区宽度，基区N+掺杂，注入效率，β二、寄生效应1、NPN管的寄生效应39横向寄生效应如一个n型岛内有两个P区，会形成横向PNP结构。可以借此制作PNP管如果不希望出现PNP效应,可拉大间距,或者n区接高电位。在多发射结NPN管中，会形成横向NPN结构，当一个发射结接高电平，其余接地时，该输入端电流会过大，这可通过版图设计解决串联电阻：引线孔在表面，集电极串联电阻大＝》埋层二、寄生效应横向寄生效应二、寄生效应402.二极管中的寄生效应

IC中的二极管一般由NPN管构成，和1类似。2.二极管中的寄生效应

413.电阻的寄生效应1）基区扩散电阻2）沟道电阻3.电阻的寄生效应1）基区扩散电阻2）沟道电阻42要使电流全部流经P区，n区应接最高电位。这样同一个n区中的多个电阻之间即不会形成PNP效应，也不会产生纵向PNP效应。要使电流全部流经P区，n区应接最高电位。这样同一个n区中的多43课堂练习：P15/2

分析SiO2介质隔离集成晶体管的有源寄生效应和无源寄生效应，和PN结隔离相比有什么优点？课堂练习：P15/244谢谢！45谢谢！45双极型逻辑集成电路双极型逻辑集成电路461-1电学隔离（1）反偏PN结隔离（2）全介质隔离（3）混合隔离元件所有晶体管的集电极都在外延层上，隔离的目的是使不同隔离区的元件实现电隔离。第一章双极型集成电路制作工艺1-1电学隔离所有晶体管的集电极都在外延47（1）反偏PN结隔离通过外延，选择性扩散等工艺方法，将芯片划分为若干个由P区包围的N型区，P区接电路中的最低电位，使PN结反偏。利用反偏PN结对器件进行隔离。P衬底NNNP＋P＋接电路中的最低电位（1）反偏PN结隔离P衬底NNNP＋P＋接电路中的最低电位48反偏PN结隔离工艺简单占芯片面积较大且受反向漏电影响，隔离效果不是最佳寄生电容较大MOSFET可以利用自身的PN结实现电学隔离反偏PN结隔离49（2）全介质隔离 用SiO2将要制作元件的N型区（或P型区）包围起来，实现隔离

NNSiO2多晶硅NNSiO2多晶硅50全介质隔离

隔离效果好工艺复杂（需要反外延，磨片等工艺），生产周期长，成品率低，成本高

（主要用于高压和抗辐射等特殊领域的集成电路）双极型制作工艺课件51（3）混合隔离 元件四周采用介质隔离，而底部用反偏PN结隔离

P衬底NNN接电路中的最低电位SiO2（3）混合隔离P衬底NNN接电路中的最低电位SiO252混合隔离

可以使元件的图形尺寸缩小，芯片面积利用率得到提高， （现已广泛采用这种方法）

在保证电路正常的工作情况下，尽量减少隔离岛的数目，是IC版图设计中必须考虑解决的问题混合隔离53埋层（埋层氧化）1-2pn结隔离集成电路工艺流程初始氧化，热生长厚度约为500～1000nm的氧化层（提供集电极电流的低阻通路）埋层（埋层氧化）1-2pn结隔离集成电路工艺流程初始氧化，54埋层（埋层光刻）光刻，利用反应离子刻蚀技术将光刻窗口中的氧化层刻蚀掉，并去掉光刻胶埋层（埋层光刻）光刻，利用反应离子刻蚀技术将光刻窗口中的氧化55埋层（埋层扩散）进行大剂量As+注入并退火，形成n+埋层埋层（埋层扩散）进行大剂量As+注入并退火，形成n+埋层56埋层（去氧化层）PN+利用HF腐蚀掉硅片表面的氧化层埋层（去氧化层）PN+利用HF腐蚀掉硅片表面的氧化层57外延层（外延生长）PN+N将硅片放入外延炉中进行外延，外延层的厚度和掺杂浓度一般由器件的用途决定外延层（外延生长）PN+N将硅片放入外延炉中进行外延，外延层58隔离（隔离氧化）PSiO2N+N隔离（隔离氧化）PSiO2N+N59隔离（隔离光刻）PSiO2N+N隔离（隔离光刻）PSiO2N+N60隔离（隔离扩散）PSiO2N+NP+P+隔离（隔离扩散）PSiO2N+NP+P+61隔离（去氧化层）PN+NP+P+隔离（去氧化层）PN+NP+P+62基区（基区氧化）PSiO2N+NP+P+基区（基区氧化）PSiO2N+NP+P+63基区（基区光刻）PSiO2N+NP+P+基区（基区光刻）PSiO2N+NP+P+64基区（基区扩散）PSiO2N+NPP+P+基区（基区扩散）PSiO2N+NPP+P+65基区（去氧化层）PN+NPP+P+基区（去氧化层）PN+NPP+P+66发射区（发射区氧化）PSiO2N+NPP+P+发射区（发射区氧化）PSiO2N+NPP+P+67发射区（发射区光刻）PSiO2N+NPP+P+发射区（发射区光刻）PSiO2N+NPP+P+68发射区（发射区扩散）PSiO2N+NPN+N+P+P+发射区（发射区扩散）PSiO2N+NPN+N+P+P+69发射区（去氧化层）PN+NPN+N+P+P+发射区（去氧化层）PN+NPN+N+P+P+70金属连线（引线氧化）PSiO2N+NPN+N+P+P+金属连线（引线氧化）PSiO2N+NPN+N+P+P+71金属连线（接触孔光刻）PSiO2N+NPN+N+P+P+金属连线（接触孔光刻）PSiO2N+NPN+N+P+P+72金属连线（蒸铝）PSiO2N+NPN+N+P+P+金属连线（蒸铝）PSiO2N+NPN+N+P+P+73金属连线（引线光刻）PSiO2N+NN+N+P+P+合金：使Al与接触孔中的硅形成良好的欧姆接触，一般是在450℃、N2-H2气氛下处理20～30分钟形成钝化层在低温条件下(小于300℃)淀积氮化硅刻蚀氮化硅，形成钝化图形反刻铝金属连线（引线光刻）PSiO2N+NN+N+P+P+合金：使74小结：双极型集成电路制造中的光刻掩膜小结：双极型集成电路制造中的光刻掩膜75N＋埋层用于降低集电极串连电阻考虑到反偏时，势垒区的展宽，各图形之间都留有较宽的距离，因而这种结构的NPN的图形面积比较大

一、集成电路中的纵向NPN管

(1)PN结隔离的纵向NPN管§1-3双极型IC中的元件N＋埋层用于降低集电极串连电阻考虑到反偏时，势垒区的展宽，各76(2)混合隔离的纵向NPN管N＋埋层用于降低集电极串连电阻(2)混合隔离的纵向NPN管N＋埋层用于降低集电极串连电阻77(3)小尺寸混合隔离的纵向NPN管N＋埋层用于降低集电极串连电阻基极与集电极之间插入了SiO2，避免二者的相互影响基区，发射区都可延伸到SiO2层，尺寸可做得较小(3)小尺寸混合隔离的纵向NPN管N＋埋层用于降低集电极串连78二、集成电路中的二极管SiO2N+N外延层PP+P+AlAlSiO2SiO2与NPN晶体管基区同时制作与NPN晶体管发射区同时制作N型隔离岛二、集成电路中的二极管SiO2N+N外延层PP+P+AlA79

三、集成电路中的电阻利用半导体材料的体电阻：

RA<RBNN+N+N+电阻A电阻B沟道电阻

三、集成电路中的电阻RA<RBNN+N+N+电阻A电阻B80四、集成电路中的电容

PN结的反偏电容

平行板电容SiO2S下电极M上电极P+P+P衬底N外延层N＋N＋扩散区隔离框上电极金属膜N＋接触孔四、集成电路中的电容SiO2S下电极M上电极P+P+P衬底N81§1-4IC元件结构和寄生效应一、结构纵向：四层三结结构：n+pnp四层横向：由版图决定表现各元件的相对位置，形状，几何尺寸，互连线走向发射结集电结隔离结三结§1-4IC元件结构和寄生效应一、结构纵向：四层三结82等效电路I等效电路I83二、寄生效应1、NPN管的寄生效