单片机原理及应用课件：第8章

内容提要

MCS-51系列单片机三总线总线扩展电路常用器件简介

27系列EPROM型存储器总线扩展方法MCS-51外部数据存储器总线扩展系统

外部非易失性数据存储器及总线扩展方法MCS-51总线系统的地址译码技术

8.1MCS-51系列单片机的控制信号及三总线8.1.1

单片机的最小应用系统及扩展系统

1.最小应用系统 由单片机自身资源（存储器、定时计数器、中断控制器、串行通信控制器、I/O接口等）构成的系统。

向资源丰富的片上系统发展是当代单片机产品发展的主流。

能否采用最小应用系统方案，取决于系统的规模和机内资源水平及设计者的设计思想。

51系列中，8051、8751或89C51等单片机有条件构成最小应用系统。

片内无程序存储器的芯片8031是一个特例，一定要用外接程序存储器才可以工作。只扩展外部程序存储器的8031系统，也属于最小应用系统。但8031

不是片上系统芯片。 8051、8751的最小应用系统，其特点如下：

（1）I/O量大:P0~P3都可作为I/O口使用。 （2）存储器的容量有限：128BRAM和4KB的ROM。 （3）无数据、地址、控制总线。 只要为单片机供电，并将单片机接上时钟电路和复位电路，同时 接高电平，系统就可以工作了。ALE、 信号线悬空即可。8.1.2构建总线系统的条件与总线分类1．构建总线系统的条件 单片机有外部总线是构建总线系统的必要条件。2．单片机的I/O工作方式与总线工作方式

I/O方式：I/O是单片机与外部联系唯一渠道，对外部对象的控制或数据交换，都是通过对I/O操作完成的。 总线方式：通过总线与外部器件构成应用系统，系统在总线控制下协调工作。剩余的I/O操作方式不变。 51系列是有外部总线的单片机，可以工作于I/O方式，也可以工作于总线方式。3．并行总线与串行总线 单片机总线系统，分并行和串行总线两种。它们具有不同的特点。单片机系统扩展是以并行方式为主的，所以习惯术语中的总线，默认为并行总线，以区别串行总线系统。8.1.2MCS-51系列单片机并行总线扩展方法

1．并行总线基本成员及其作用 并行总线（简称总线，下同）由数据总线、地址总线和控制总线构成。 总线是开放的，一切符合总线标准的器件都可以挂在总线上。数据在总线传输形成数据流，单片机是总线系统的调度，协调整个总线系统的有序运行。 总线工作的原则是：任意时刻，数据总线只能被一个器件所占有。否则会造成数据“撞车”，程序“跑飞”，系统瘫痪的结果。

当单片机对总线上器件操作时，地址总线为其提供地址信号。 单片机是并行总线的主控制器，而总线上的其它器件均由单片机管理，实现对它们的控制。 另一方面，总线上的器件应具有数据、地址和受控接口才能接受单片机的控制，所以将符合这个条件的器件统称为接口器件。2.MCS-51并行总线的基本构架

51机的I/O口除P1口外，都具有复用功能。在最小模式下，51机的并行口作为通用I/O口使用。在总线扩展方式下，51机的并行总线（inter）是这样构成的：

数据总线：P0兼作数据和地址总线的低8位A0~A7。

地址总线：P0口兼作地址总线的低8位A0~A7，P2口为地址总线的高8位A8~A15。

控制总线： 外部程序存储器读选通信号输出端；ALE地址锁存信号输出端。 （P3.7）为外部RAM读选通输出端；（P3.6）为外部数据存储器写选通输出端。

51机并行总线扩展方法是非常规范的，设计技巧是以单片机的三总线为核心，接口芯片与三总线对接。图8-2为51机的三总线的基本构架。

3．MCS-51并行总线系统设计思路 总线系统设计应以51机三总线为核心，接口器件与总线并联对接的方式进行。电路设计时又有先易后难的原则：即先将接口芯片的数据和地址线接入总线，最后处理具有特殊性（差别很小）的控制线部分。此时，要特别注意接口芯片的受控线（读/写、片选、输出允许信号等）。 图8-3是51机总线扩展系统的一个典型电路图。4．总线工作原理 （1）MCS-51采用地址/数据分时复用技术，低8位地址A7～A0与数据总线D7～D0分时使用P0口引脚，因此需要在P0口上接一个地址锁存器芯片，见图8-3。 （2）总线的工作时序信号由51机产生，无需人的干预。 （3）总线工作的次序遵守先地址，后数据的原则，见图8-4。5．总线设计时需考虑的几个问题 （1）总线的负载能力。51机的数据总线和控制总线，可直接驱动8个LSTTL门电路；而地址总线可直接驱动4个LSTTL门电路。目前，接口芯片多采用MOS工艺，直流阻抗大。但MOS负载的输入电容较大，因此，负载问题应重点考虑交流负载能力。 （2）总线读/写时序与接口芯片的存取速度的匹配问题。接口器件的读/写速度应与总线相同或更快。8.2总线扩展常用器件简介

51机的并行总线架构需要一些特定功能的芯片才能实现。常见的芯片有：

1.地址锁存器

51机的地址锁存器常用8D锁存器74LS373、74HC573等芯片。他们是带输出三态门的8D锁存器，其外部引脚示意如图11-4所示。其中：

1D～8D为8个输入端；

1Q～8Q为8个输出端；

G为数据锁存端：当G为“1”时，锁存器输出状态（1Q～8Q）同输入状态（1D～8D）；当G由“1”变“0”时，数据打入锁存器中。并且在G保持“0”时输出保持不变，输入为高阻。正好与51机的ALE信号功能吻合。

3.译码器 总线设计一个重要点就是地址译码。地址译码就是为总线上的芯片分配地址范围，由于多数芯片都有多个连续的地址单元，所以每个芯片的地址，是一个连续的地址范围。 此外I/O也可以参与译码，实现更灵活的译码。从本质上讲译码就是当CPU访问该芯片时，要输出一个选片信号至预访问的芯片的选片输入端。

译码电路的设计原则是：在任意时刻只有一个芯片的被选中，其他芯片的数据口均为高阻状态。

学习译码技术要达到以下水平：

（1）电路的设计者要能指出系统上每个芯片的地址范围。建筑设计工程师设计了一幢房子，但他自己不知道门、窗在哪里，这种笑话在单片机的学习中常见。 （2）在参考别人设计电路时，只要硬件不加密，要能从译码电路看出系统上每个芯片的地址范围。

总线系统设计中，常用的具有代表性的译码电路由3-8译码器74HC138构成。它是一种常用的地址译码器芯片，其管脚图如图8-7所示。

表8-2为74LS138的真值表。其中G1、、三个控制端，只有当G1为高电平且、均为低电平时，译码器才能进行译码输出。否则译码器的8个输出端均为高电平。

74CH138译码输出时，每次只有一个输出端有效，为低电平。所以138适用于绝大多数低电平选通的接口芯片构成的系统。8.227系列EPROM型存储器 外部程序存储器一般使用EPROM、EEPROM、FlashROM，他们的接口基本相同，以传统的27系列芯片为例讨论。

27系列为EPROM型存储器，其上带有一个石英窗，可透射紫外线擦除内部数据，反复使用。 直到电可擦除的闪存式存储器出现后，EPROM型芯片才被取代。

8.3.1芯片的容量与地址线数目 早期有2716、2732，中期有2764、27128，后期普遍使用27256和27512。27后的数字为芯片的容量，单位为Kbit：如2716的容量为16Kbit，一个字节为8bit，所以用标称容量除以8，就是该芯片的字节量，2716为2K字节。 其封装形式多样，这里介绍28脚DIP封装系列产品。图8-8为2716、2764、27256的管脚图，图8-9为27系列芯片的简化结构图。

27系列芯片的引脚功能：A0~A15为地址线，O0~O7为数据线（双向），正常工作时为输出，只有在编程时才为输入。控制线只有 、 两线，其定义见表8-3。

8.3.227系列芯片的特性参数及时序

结论1：使器件工作的必要充分条件是， 、 上的电平均为低。 结论2：即使片选（或称选片）端为低电平，只要输出允许端为逻辑高电平，数据线仍保持高阻状态。这一结论很重要，值得强调。

学习器件的设计与编程，要从、的操作时序入手。图8-10为27系列芯片的读时序示意图。工作过程的解读要点是：总线给出地址信号（数据）， 、 依次拉低，存储器数据送至总线上，被CPU读取。

【例8-1】设计一个具有64K程序存储器容量的8031系统。

解：8031构成最小应用系统时，必须在片外扩展程序存储器，根据题意选用一片27512即能满足要求。对一片程序存储器系统，可采用常选通方式，故将其选片端接地，片外地址译码完成。

8031的3片最小系统，如图8-11所示。

设计方法：直接将图8-2、图8-6、图8-9组合起来，最后将控制线（ALE和 ）与27512的 端对接即可完成系统设计。 注意图中的三个接地处理。为什么？

【例8-2】用多片2764构成64KB程序存储器的8031系统，设计其接口电路。 外扩两片以上的程序存储器，接口电路应如何设计？译码、地址分配问题，只有在多芯片系统中才能得到实践。

问题：扩展64KB外部程序存储器空间，需要多少片2764芯片？任务：设计这个8031系统的电路，并为每个2764芯片分配的地址。

解：64KB正好是51机的最大程序存储器的寻址范围。因此，本例是完全译码的问题：即所有地址线全部用于地址译码。这种译码方式，分配给每个存储器单元只有1个唯一的地址。 （1）扩展64K外部程序存储器正好需要8片2764。

本例采用译码器芯片的设计方法。系统设计如图8-12所示。

（2）确定每个2764芯片的地址范围

片内译码地址范围的确定方法：每一地址位可为0、1两种情况，用×表示。最低地址为各地址位均为0的编码，最高地址是各地址位全为1的编码，因此每个芯片的片内地址变化范围为从最低到最高地址编码连续变化；片外译码由采用的译码电路决定，分析入手点是芯片的选片线是否有效。

（3）确定各个芯片的地址范围 综合（1）、（2）。图8-12中8个2764芯片的地址范围如表8-6所示。

【例8-3】用27128芯片设计一个32K外部程序存储器的8031系统，并为每个27128芯片分配地址。

解：32K空间没有达到51机的最大程序存储器的寻址范围。因此，采用部分译码法分配地址。即用部分地址线译码方法。这种译码法为每个存储器分配的地址范围可以不止一个，因此有地址范围重复的情况，究其原因，是因为部分译码空出了部分地址线而不用。部分译码的方法，只能用于小于64K存储器空间的系统。

（1）扩展32K外部程序存储器正好需要2片27128。 （2）确定每个27128芯片的地址范围： 本例译码方法是线选法，电路采用反相器7404设计，如图8-13所示。确定地址范围如表8-7所示。

从表8-7看出，芯片的每个存储单元都有两个地址。逻辑上占用了他们容量两倍的地址，但只有32K的物理空间，地址范围不唯一，是部分译码的特点。当A15确定后，两个芯片的地址还是连续的。单片机上电复位后，PC从0000H开始执行程序，A15为0，系统程序存储器的地址范围为0000H~7FFFH。 读取程序存储器中表格数据的方法： 汇编用指令MOVCA，@A+PC和 指令MOVCA，@A+DPTR，两条均为变址寻址。

C程序用code关键词定义指针变量。如code*prt

外部程序存储器扩展小结： （1）实现地址分配的译码电路多种多样，可根据实际电路择优选用。 （2）程序存储器的地址必须满足从0000H开始、连续这两个要求。 （3） 、与程序存储器操作无关。程序存储区的64K空间是由控制信号 管理的。而数据存储区64K空间是由控制信号、管理的，与 无关。这就是51机双64K存储空间的实现原理。

8.4外部数据存储器总线扩展 数据存储器即随机存取存储器，简称RAM。与ROM不同，单片机可对RAM可以进行读、写两种操作。RAM为易失性存储器，断电后信息消失。

8051单片机内的128B的内部RAM是十分珍贵的资源，应该合理的分配并充分加以利用。然而在实际实用时，仅片内的128B的RAM往往不够，因此需外扩RAM

外部数据存储器与程序存储器扩展设计方法基本相同。只是数据存储器的控制是通过 和实现的。

数据存储器的用途相当于草稿纸，用户应有读/写自由空间和时间，不能受单片机内在系统的控制，多个芯片的地址可以不连续（但?）。数据存储器是单片机系统（指、信号）和用户指令（读、写型指令）共同控制的，用户指令代码为系统时序信号的产生提供依据。8.4.1常用数据存储器

1.62系列静态RAM的封装与管脚排列

62系列芯片是静态数据存储器芯片，在单片机中常用的有6264（8K×8位）和62256（32K×8位，容量的算法与27系列相同）。其28引脚双列直插式封装管脚图如图8-14所示。其中I/O0~I/O7为三态双向数据口，控制线为、、 三根，功能见表8-8。

图8-15为62系列芯片简化接口电路图。2．外部数据存储器读/写操作时序

51机对XRAM的读时序可参阅图8-4。图8-16是51机对XRAM的写时序图，对XRAM读、写操作建议只用如下两条命令，即：

MOVX，A@DPTR 和

MOVX@DPTR，A8.4.262系列数据存储器的接口设计 对内部有程序存储器的51机芯片来说，在数据存储器需要量大时，可只扩展其外部数据存储器，而不必扩展外部程序存储器。在这种情况下，单片机对外部数据存储器的操作可以是并行总线方式的，也可用I/O方式直接对其操作。两者的电路结构只有微小的差异，但驱动程序却大相径庭。

【例8-4】用一片62256芯片为80C51外扩32KB数据存储器，设计电路并写出对此62256中的任一单元进行读、写操作的程序段。

解：系统电路设计如图8-17所示。

ALE控制74HC573的锁存控制端G，和分别与和相接。15根地址线与62256对接，完成片内译码；地址线的最高位A15（P2.7）用于选片。当A15为0时，62256被选中：则0×××,××××,××××,××××为62256的地址范围，即0000~7FFFH，共32K。

对62256内部1000H单元进行读、写一个字节的程序段分别为：

MOV DPTR，#1000H MOVX A，@DPTR ；对XRAM的读操作

MOV DPTR，#1000H MOV A，#0AAH MOVX @DPTR，A ；对XRAM的写操作

在CPU执行这几条指令时，自动产生相应的动作，软件简练，指令效率极高。这是并行总线的优势。

总线方式，在电路设计满足总线要求后，对数据存储器类的接口器件的操作：地址输入、芯片选通、操作时序、操作数据读、写，全都包含在几条简练的指令中。

考虑：I/O方式电路和读/写程序如何？ 对片内有程序存储器的51机，可只作外部RAM扩展，即将图8-17与图8-11所示的两系统并接在一起。

【例8-5】编写一个将外部RAM2000H～201FH单元，共32B传送到以3000H为首址的外部RAM的子程序。

解：采用循环结构。 标准51只有一个DPTR，将源头数据直接移动到目的地，循环结构程序难以实现。 考虑数据指针（R0、R1），如果先将外部RAM中的源数据，移到内部RAM中，再将数据移到外部RAM的目标区域，循环程序结构的数据指针条件就满足了。数据分布及移动路线如图8-18所示。 程序设计要考虑片内RAM的容量。对本题来说，拿出32个字节空间应不成问题。参考子程序如下：MXRAMD： MOV R0，#30H ；内部RAM数据区首址

MOV R7，#20H ；循环计数值

MOV DPTR，#2000H ；源数据首址LOOP1： MOVX A，@DPTR ；循环体头

MOV @R0，A ；一次向内转移一个数据

INC DPTR ；片外指针加1，指向下一单元

INC R0 ；片内指针加1，指向下一单元

DJNZ R7，LOOP1 ；循环体尾；再将暂存于内部RAM30H～4FH中的数据送外部RAM地址中 MOV R0，#30H ；源数据首址

MOV R7，#20H MOV DPTR，#3000H ；目的数据首址LOOP2： MOV A，@R0

MOVX @DPTR，A INC DPTR INC R0 DJNZ R7，LOOP2

RET

【例8-6】编写一个将外部RAM2000H～21FFH单元，共512B的数据，传送到以3000H为首址的外部RAM区的C程序。 解：很多增强型51单片机，如STC系列，有两个DPTR指针，外部RAM数据传送的汇编程序要比用标准51简练且运行快很多。有关双DPTR的用法，请阅读参考文献[2]第4章相关内容。本例只讨论用C语言解决这类问题的程序设计方法，C51参考源文件如下：#include"REG51series.H" //仿真对象为标准51#defineucharunsignedchar //无符号字符型变量#defineuintunsignedchar //定义无符号整型变量ucharxdata*wg_x,*wg_y; //定义变量位于外部RAMvoidgwrite(uintn) //定义函数名及类型{uinti;for(i=0;i<n;i++) *(wg_y+i)=*(wg_x+i); //数据移动}voidmain(void) //主程序如下{ wg_x=0x022000; wg_y=0x023000; //0x02是格式

gwrite(512); //调用函数

while(1); //调试程序用}8.5外部非易失性数据存储器及总线扩展方法8.5.1EEPROM型非易失性存储器概述 计算机系统中，常常需要一种即可读写又有掉电不丢失的非易失性存储器，其中一大类称为EEPROM。这种存储器也分串行和并行接口两种类型。 并行接口EEPROM其代表产品为28系列存储器芯片。串行接口EEPROM是为I/O系统设计的产品，占用I/O少，适用于单片机最小应用系统中，如智能仪器、仪表系统等。8.5.228系列并行接口EEPROM的一般特性

28系列芯片中28C64（8KB）、28C256（32KB）最具有代表性。在管脚排列与定义上，28系列与62系列完全一样，操作时序也相同。因此，这两个系列的芯片可以在硬件级互换。区别仅在于28系列在写操作后，需要一个写周期延时，数据才能可靠写入，时间一般在7~15ms之间。不同型号产品读取时间一般在100~250ns之间。

51机与28系列芯片的接口电路如图8-19所示。

型芯片都有全片擦除功能，以节省擦除时间。 为快速写入，芯片具有页写功能，可连续对芯片内若干连续地址单元进行批量的写操作。这就要求芯片内部要有页缓冲器支持，其大小也因型号而不同。

28系列的某些芯片，如28C64A有数据查询功能。在写周期中，读取最后一个写入单元中的内容，其最高位是目标值的反码，由此可判断写周期是否结束。这种数据查询方法对页写和字节写都适用。8.5.328系列存储器的数据安全措施 对仪器、仪表而言，非易失性存储芯片内的数据保护问题特别重要。 由于EEPROM可以在系统改写，恶劣环境条件的干扰，如雷击等，可能导致数据的改写或丢失，而且几率非常大，因此，必须采取措施加以防范。1．EEPROM存储器硬件写保护措施 没有SDP（软件数据保护）功能的EEPROM芯片，可采用硬件写保护措施。在图8-19中，51机的写信号线与P1.4，通过二输入或门后再控制2864的写使能端。由于附加了P1.4的保险，数据的安全性在一定程序上得到了提高。2．EEPROM存储器软件数据保护（SDP）措施 很多数厂家为28系列芯片增加了SDP功能。软件保护方式，相当于软件加密，雷电干扰解密的概率很小。具体内容可查阅本书参考书目[1]、[2]的相关内容。3．EEPROM应用举例

【例8-7】51机与28C256的接口电路如图8-19所示，51机的fOSC=11.0592MHz，28C256地址范围0000~7FFFH，试用C51编写对28C256读、写操作的测试程序。解：本程序是针对AT28C256编写的，写周期延时为7ms。C51参考程序如下：#include<reg51.h> #defineucharunsignedchar#defineuintunsignedintucharxdatattbuf[100],*paint,*pt_t1,a,m;voidDelayX1ms(uintcount) //延时1ms子程序标准51，11M{ uinti; ucharj; for(i=0;i<count;i++) for(j=0;j<112;j++); }voidmain(void){ paint=0x025a00;//用页写方式从5A00H开始写83个22H到28C256中

a=0; P1_4=0; //硬件允许写EEPROM for(m=0;m<83;m++) { a++; *paint=0x22; //数据可在源程序中修改

paint++; if(a==16) //页写长度可为16、32、64 { a=0; DelayX1ms(7); } } P1_4=1; //硬件写保护

paint=0x025a00; //从5A00H开始读100个数据到ttbuf数组中

for(m=0;m<100;m++) { ttbuf[m]=*paint; paint++; }}8.6MCS-51总线系统的地址译码技术 问题来源：51机外部RAM只有64KB空间。在并行总线系统中，各种接口器件要占用RAM空间，因此，RAM空间将被压缩，接口器件的外扩数量与RAM空间量之间的矛盾。 如果要在51机上扩展端口芯片，可用RAM空间就将被压缩。应用中要综合考虑扩展端口数量与可用RAM空间的平衡关系。

一般来说，接口器件内部寄存器单元是很少的，总容量通常在几个至几十个单元之间。如SJA1000有192个；DS12887有128个。如此看来，扩展10个左右接口器件的系统，占用RAM的量也远远在8KB以下，还有56KB的RAM空间，似乎不成问题。 事实上，空间量矛盾的关键，不在于RAM空间的绝对量，而在于空闲空间的利用率上。下面通过一个例子来，考虑问题的来源与解决办法。

【例8-8】设计一个51机的并行扩展系统。要求程序存储器64KB、RAM56KB，并预留8个片选端口，其中一个端口占用的地址范围要达到1KB，其它端口的空间范围也要在32B~1KB之间。 解：从现有掌握的逻辑芯片译码技术，为达到设计要求，又节省器件，最佳的选择是采用74HC138。实现电路如图8-20所示。

为实现56KB和8KB这两个数字组合，图8-20中，用第1个74HC138实现64KB数据存储区空间的分配，它将64KB空间分为相等的8块，每块8KB。方法是通过两个4输入与门实现对两片62256片外译码。现将前7块连续空间分配给62256，满足56KB题设要求。从图中的逻辑关系可以得到两片62256的地址范围，归纳于表8-9中。

此例也表现出了译码电路复杂的缺点。而且译码死板，硬件保密性不强等缺点。 可编程逻辑器件PLD，具有现场编程、实现各种逻辑功能的灵活、易变性。选用它作为译码器时，能很好地解决所有嵌入式系统的译码问题，而且还具有保密性强的特点。有关PLD在单片机中的应用，可参阅本书参考文献[1]的有关章节。8.7异步高速双端口静态RAM8.7.1概述

IDT7132是IDT公司推出的2k×8B异步高速双端口静态RAM芯片。可将其看成两组接口、一个存储器实体的62系列RAM芯片。它允许两片微处理器读或一读一写其存储器，这就是双端控制的含义，但不允许同时写，即写操作是异步的。为实现双端控制功能，IDT7132有两组独立的地址、数据和控制信号线，图8-21是48脚DIP封装的IDT7132管脚布置图。 IDT7132增加的62系列芯片所不具备的功能如下： 内含仲裁逻辑，可解决同时读/写同一地址问题。 具有标志信号输出，便于通信双方协调工作，共享资源。8.7.2IDT7132与51机接口电路设计

【例8-9】由两片STC12