毕业论文-轨到轨输入型CMOS比较器设计与实现

大连东软信息学院本科毕业设计（论文）论文题目论文题目：轨到轨输入型CMOS比较器设计与实现系所：电子工程系专业：电子信息工程（集成电路设计与系统方向）学生姓名：学生学号：指导教师：导师职称：讲师完成日期：2014年4月28日大连东软信息学院Dalian大连东软信息学院毕业设计（论文）摘要IV轨到轨输入型CMOS比较器设计与实现摘要随着电子及通信技术的发展，当今的数字-模拟混合集成电路设计的方向主要趋向于在片上系统。混合信号片上系统的主要功能是将模拟电路、数字电路及存储器等集成在一块芯片上。在混合信号片上系统中，有些电路的作用是处理模拟信号的，也有些电路是处理数字信号的，这就要求两种信号之间必须能够通过某些模块进行转换。因此，模数转换器(ADC)是SoC芯片中一个重要的组成部分。任意结构的ADC模块中，比较器都是最重要的组成部分，其性能指标直接影响着ADC的整体性能。通常情况下，比较器的性能指标主要包括速度、精度、功耗、失调电压、工作电压等。但是，不同结构的ADC，对比较器要求是不同的。本次设计的是一款轨到轨输入型电压比较器，它的最大特点是其输出电压不受失调电压影响，使得其输出端电压保持稳定，在A/D转换器等模拟电路及数模混合信号集成电路中，起着至关重要的作用。因此，对于比较器电路进行设计的研究非常有意义。本次设计采用全定制设计方法，基于Cadence软件设计平台，使用Cadence软件进行仿真，采用0.5μmCMOS工艺设计。本设计对电路中的器件采用了匹配、对称和dummy管的设计方法，使得器件周围环境一致，结构更加对称；为了防止信号干扰，采用四层金属进行布线；为了有效防止闩锁效应，运用保护环保护整个电路，提高了比较器电路的可靠性。本设计对最终的版图进行DRC和LVS验证，并通过验证生成可流片的版图文件。关键词：轨到轨，全定制设计，版图，匹配大连东软信息学院毕业设计（论文）AbstractDesignandImplementationoftheRailtoRailInputCMOSComparatorAbstractWiththedevelopmentofelectronicsandcommunicationtechnology,today'sdigital-analoghybridintegratedcircuitdesigninthedirectionofthemaintendtosystemonchip.Mixedsignalsonachipsystem'smainfunctionistointegrateanalogcircuits,digitalcircuitsandstorageonachip.Inmixedsignalsonachipinthesystem,thefunctionofsomecircuitisdealingwithanalogsignals,andsomeisdigitalsignalprocessingcircuit,thisrequirestwosignalsmustbetransformedbysomemodules.Therefore,ADconverter(ADC)isanimportantcomponentintheSoCchip.AnyofthestructureoftheADCmodule,thecomparatoristhemostimportantpartofitsperformancedirectlyaffectstheoverallperformanceoftheADC.Normally,thecomparatorperformanceindicatorsincludespeed,accuracy,power,disturbancevoltageandworkingvoltage,etc.However,differentstructureofADCrequiresdifferentcomparators.Thisdesignisarail-to-railinputvoltagecomparator,itsbiggestcharacteristicoftheoutputvoltageisnotaffectedbydisturbancevoltagetomaketheoutputvoltageofstable,thesignalplaysacrucialroleinA/Dconverteranalogandmixed-signalintegratedcircuit.Therefore,thecomparatorcircuitdesignresearchisverymeaningful.Thisdesignadoptsfullcustomdesignmethod,basedontheCadencesoftwaredesignplatform,usingtheCadencesimulationsoftware,using0.5μmCMOStechnologydesign.Thedesignofcircuitdevicesadoptedmatching,symmetryanddummytube,thedesignmethodofmakingdeviceenvironment,moresymmetricalstructure;Inordertopreventsignalinterference,withfourlayersofmetalwiring;Inordertoeffectivelypreventthelatcheffect,usingthewholecircuitprotectionringprotectiontoimprovethereliabilityofthecomparatorcircuit.ThefinallayoutpassedDRCandLVSverification,andthroughthevalidationgeneratedflowmapfile.Keywords:RailtoRail,FullCustomDesign,Layout,Matching大连东软信息学院毕业设计（论文）目录目录TOC\o"1-3"\u摘要 IAbstract II第1章绪论 11.1课题研究背景与意义 11.1.1背景 11.1.2意义 11.2课题研究内容与方法 11.3国内外发展现状 1第2章轨到轨输入型电压比较器基本原理 32.1电压比较器的基本原理 32.2设计工具 32.3版图设计规则 42.4多晶硅栅CMOS工艺 52.5论文研究内容 7第3章电压比较器前仿真与版图设计方法 93.1比较器电路设计 93.1.1比较器电路 93.1.2电路前仿真波形图 93.2全定制设计 103.3半定制设计 113.4器件的匹配规则 11第4章版图设计 144.1版图布局布线 144.2比较器版图 164.3版图模块详细介绍 164.4保护环 214.5金属布线 21第5章版图验证 235.1DRC验证 235.2LVS验证 24第6章结论 25参考文献 26致谢 27大连东软信息学院毕业设计（论文）-第1章绪论课题研究背景与意义随着集成电路技术的不断发展和特征尺寸的持续减小，数字集成电路已经基本能够同时达到高速和低功耗，使用数字电路处理模拟信号的方法也变得更加普遍。数字电子计算机处理和发送的数字信号都是断断续续的，但是现实中的信号大部分都是连续变化的模拟量。模拟量通过传感器转换成为电信号的模拟信号后，需要通过模/数（A/D）转换器转化成数字信号才能传送到数字系统中进行运算和操作。所以，A/D转换器把模拟信号转换成数字信号输出，是实现模拟信号通向数字信号的桥梁，是电子技术发展的关键所在。1.1.1背景集成电路版图设计是连接集成电路工艺的桥梁，它在集成电路发展过程中起着重要作用。随着特征尺寸的不断减小，使得在版图设计中需要考虑的问题越来越多，对版图设计人员的要求也越来越高。1.1.2意义研究本课题从基础入手，一方面是电路和版图理论知识的学习，另一方面是EDA工具的应用实践，理论与实践相结合能够帮助我轻松了解IC后端设计的全过程，熟练运用Cadence工具进行版图设计和验证以及掌握版图设计的基本方法和技巧。这将对所学知识的巩固和今后从事相关工作有很大帮助。1.2课题研究内容与方法当前A/D转换器的主流正在朝着高速、高分辨率以及低功耗的方向发展。比较器是所有A/D转换器的关键模块，其速度、功耗和噪声等关键性能对整个模数转换器的速度、精度和功耗都有着至关重要的影响。轨到轨输入型CMOS比较器是理想状态下的设计理念，使其输入电压保持恒定，它采用两个差分对输入，一个N沟道另一个P沟道；对其中一个输入电流求镜像并与另一个电流相加。1.3国内外发展现状比较器是所有模数转换器的关键模块。其速度、功耗、噪声、失调，都会影响模数转换器的性能。但是传统比较器的性能一般都不会达到模数转换器对速度和功耗的要求，所以需要对传统比较器的电路性能能进行调试和改进，以满足其他模块功能需求。传统的预放大锁存比较器有较小的传输延时和低失调电压、低回馈噪声，但是这些高性能参数是以高功耗和牺牲芯片面积为代价的；动态比较器虽然具有速度快、功耗低的优点，但是失调电压和回馈噪声比较大，不适合应用在高精度模数转换器中；静态比较器虽然有较小的回馈噪声，但是功耗大，计算速度慢，不适用于高速模数转换器。对于比较器的分析，综合国内外模数转换器发展的情况来看，其发展趋势是低功耗，速度快。比较器的结构一般分为全差分、可再生式、多级放大的级联形式。比较器前面一般放置一个预放大器，用来减小回馈噪声。用采样电容来降低失调电压产生的误差，不过采样电容要尽量小，以提高电路带宽，而且采样电容的下极板应连到管子栅极，上极板连到驱动源。2006年9月，ADI（AnalogDeviceIncorporation）推出ADCMP60x系列满电源摆幅的比较器，适用于高速，低功耗，R-R摆幅和高精密度电路的应用。该系列比较器可提供多种可编程延迟，从1ns到35ns（随机抖动小到2.5psRMS有效值）。ADCMP60x比较器可提供电源在2.5V-5.5V范围内完全达到规定的R-R性能指标。相对于前一代快速R-R比较器在低于2.7V的工作电压时会出现死区的情况，该系列的比较器在低电压电路中非常具有优势。大连东软信息学院毕业设计（论文）第2章轨到轨输入型电压比较器基本原理电压比较器在电路结构、性能要求等方面与运算放大器大致相同，而且符号表示方法也与运算放大器完全一致，有同相和反相两个输入端，一个输出端。电压比较器的功能是比较两个模拟量的大小，同时在输出端输出高电平或低电平。理想的电压比较器，其特性可表示为：当同相端输入电压大于反相端输入端电压，输出高电平；而当反相端输入电压大于同相端输入电压，输出低电平。2.1电压比较器的基本原理电压比较器的输出端无论输出低电平，还是输出高电平，都需要一定的时间(由电压比较器的瞬态响应决定)，因为电压比较器的增益是有限的，并且输入端存在失调电压产生误差直接影响了电压比较器的精确度(对输入电压判别的精确度)。所以，对于性能好的电压比较器应该具有高开环增益A和低失调电压。普通的运算放大器在开环状态下工作，也可以当作电压比较器来使用。在设计运放电路时，需要慎重考虑其输出与输入之间的线性传输特性以及频率补偿的稳定性。因此，运放的响应时间和延迟时间一般不会很大，开环增益也不是很高。所以不能使用运算放大器来代替高速或高灵敏度的电压比较器，而是根据具体的功能需求设计电压比较器。在设计电压比较器时，其直流特性的设计原理与运算放大器电路基本相同，而频率特性的设计与运算放大器电路不同。通常电压比较器工作在开环条件下，因此在电路内部不需要考虑放大器工作在闭环条件下的影响。2.2设计工具在后端设计中，我们需要一个平台去进行设计，那就是Cadence软件。通过Cadence我们可以将布局布线好的电路设计到芯片中，然后根据工艺要求对设计部分进行验证。作为流行的EDA设计工具，Cadence可以完成各种电子设计，包括ASIC设计，FPGA设计和PCB设计。Cadence软件中包含一种版图设计工具-VirtusoLE和两种验证工具：Diva和Dracula。（1）版图设计工具Virtuoso-LEVirtuoso-LE定制设计平台是一个全面的系统，能够加速差异化定制芯片的精确设计。它是通过掩膜板将数字电路设计成版图的人机接口。Cadence

Virtuoso定制设计平台提供了极其迅速而保证芯片精确的方式，进行定制模拟、RF和混合信号IC的设计。主要优点：共享数据库上的工艺要求，解决了不同工艺之间的设计要求；自动化约束管理有利于保持设计流程内以及广泛分布于设计链内的设计思想；高速全面的模拟系统实现约束精炼；全新的底层编辑器让设计团队可以在芯片实现之前探索多种设计结构；新的版图布置技术和DFM相结合，提供了尽可能最佳、最具差异化的定制芯片。（2）版图验证工具：①DivaDiva是与版图编辑器完全集成的交互式验证工具集,它嵌入在Cadence的主体架构中，属于在线验证工具，在版图设计过程中可以任意时刻快速启动Diva验证。它有速度快、使用便捷的特性。在运行Diva前，需要提前准备验证的规则文件。②DraculaDracula有计算速度快，功能强大，可以验证和提取较大电路的特点，一般在提交制版之前都用Dracula来验证产品检查设计错误。但验证过程要更加复杂。做DRC选择Diva，完成后进行LVS验证。本次课题采用基于0.5μmCMOS工艺库设计，对比较器电路进行参数设计，版图布局布线，绘画以及优化。2.3

版图设计规则版图工程师都希望在仅有的硅片上设计更加紧密的电路。而工艺工程师则希望硅片的成品率更高。设计规则是性能和成品率之间最好折衷的体现。规则越严谨，能够使用的电路就越多（即成品率越高）；然而，规则在不断改善，优化，电路的性能，可靠性也在随之提高，而且这种改进方法可以牺牲成品率作为代价。设计规则是集成电路设计师与工艺工程师之间的桥梁。设计规则指的就是向电路工程师和版图工程师阐述半导体工艺的极限。设计规则提供了一组制造各种掩模的指南，这些掩模是形成图案的工艺过程所必需的。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是工艺极限所能达到的标准。考虑器件工作在正常的条件下，根据现有工艺所能达到的要求(包括光刻、掺杂、对准容差等)和成品率要求，给出的相同工艺层和不同工艺层之间几何图形尺寸的要求，主要包括最小线宽、层间距、打孔最小尺寸等规则，以防止掩模图形的断裂和一些不良物理效应的出现。设计规则是电路设计师与版图设计师之间的标准条约，他列出了元件（导体、晶体管、电阻器等）的最小宽度，相邻器件之间所允许的最小间距，必要的重叠和给定的工艺尺寸。设计规则规定了在掩模板上几何图形绘制的基本要求。除了明确指出的不同之处以外，所有的规则是指相应几何图形之间的最小间隔。一种设计规则是直接用微米数量级表示最小尺寸。但是即使是最小尺寸相同，不同公司不同工艺流程的设计规则都不同，这就使得在不同工艺之间进行设计的导出导入非常的耗费时间了。制定设计规则包括线宽、间距、覆盖、面积等规定，他们分别给出最小线宽、最小间距、最小覆盖、最小面积等数值。大多数情况下，各硅片生产厂的设计规则是各不相同的。在进行设计之前，应该先了解硅片生产商的设计规则，并以他作为整个设计过程的参考。在设计高水平的CMOS电路时，这一点尤为重要。本次设计各MOS管尺寸见表2.1表2.1各器件最小宽长比NMOS管WLPMOS管WLM120um5umM320um5umM220um5umM420um5umM920um1umM520um1umM1020um1umM620.3um1umM1120um1umM720.3um1umM1220um1umM820um1umM1410um2umM1320um1umM161um0.5umM152um0.5umM1820um2umM1720um2umM1920um2umM2020um2um2.4多晶硅栅CMOS工艺在MOS技术发展过程中，CMOS逐渐占领主导地位，它最大的特点在于集成度和功耗能够很好的兼顾。MOS器件沟道长度的缩短是主要性能改善的体现，但沟道长度缩短到3微米左右，不论NMOS还是PMOS，均出现不同程度的短沟效应。相应的P阱、N阱、双阱工艺技术中最能同时优化PMOS、NMOS的技术应是双阱工艺。这是基于一个简单的事实；MOS管的源漏之间存在寄生的横向双极晶体管，它的基区即为MOS管的沟道区，在源漏电压作用下，寄生双极晶体管漏端基区一侧耗尽层将穿通到源端，这个现象与寄生双极管CE间击穿特性是相同的，在较窄的基区宽度（相当于MOS管的沟道长度）下CE间击穿电压是很低的，常规的2微米PMOS管漏源击穿电压只有4~6V。当沟道长度缩短后，这个问题变得更加严重，甚至在工作电压下漏源已经击穿，电路不能工作，克服这个问题有三个基本途径：（1）提高寄生双极管的基区杂质浓度，这有几个好处：它可以在相同的漏源电压下阻止寄生双极管的基区耗尽层扩散，使寄生双极管基区宽度不至于下降太多，还可以用较高的的基区杂质浓度来降低其发射效率，但是这个方法也使得漏结电场强度更高，造成潜在的问题；（2）漏结采用轻掺杂漏结构（LDD结构），这样，可以减弱漏结电场强度，减少漏结耗尽层向MOS管源结扩散；（3）降低漏结结深，以减小源漏结的横向扩展。双阱工艺可以方便地调整CMOS的两种管子的衬底杂质浓度，从而可以改善短沟道CMOS穿通击穿电压低的缺点，这是通过提高衬底杂质浓度来实现的。这样的实现会提高MOS管的阈值电压，我们知道，在器件缩小的趋势条件下，工作电压越来越低，MOS管的阈值电压增高就会占用有限的工作电压区间，从而限制电路的功能，工艺上应将阈值电压控制在一个合理的低值，使电路获得最佳性能。在本次设计中将采用N阱CMOS工艺，下面介绍一下N阱CMOS工艺流程。（1）生长一层SiO2。

（2）在SiO2上涂光刻胶，光刻N阱掺杂窗口（一次光刻）。

（3）用HF刻蚀窗口处的SiO2，去胶。

（4）在窗口处注入N型杂质。

（5）形成N阱，去除硅片上的SiO2。（6）生长一层SiO2，再生长一层Si3N4。光刻场区（二次光刻），刻蚀场区的Si3N4，去胶。由于Si3N4和Si之间的应力较大，而SiO2与Si和Si3N4之间的应力较小，所以用SiO2作为过渡层。

（7）生长场区SiO2（场氧）。CMOS工艺之所以不像NMOS工艺那样直接生长场氧，一是因为CMOS工艺比NMOS工艺出现得晚，更先进；二是因为生长场氧时间很长，会消耗很多硅，这样会使有源区边缘产生很高的台阶，给以后台阶覆盖带来困难，台阶太高会产生覆盖死角。

（8）去除Si3N4和有源区处的SiO2。

（9）重新生长一层薄薄的SiO2（栅氧）。

（10）生长一层多晶硅。

（11）光刻多晶硅栅极（三次光刻）。

（12）刻蚀栅极以外的多晶硅，去胶。

（13）光刻P+离子注入窗口（四次光刻），刻蚀窗口处的SiO2，去胶。在窗口处注入P型杂质，形成PMOS的源漏区和衬底欧姆接触。生长SiO2。

（14）光刻N+离子注入窗口（五次光刻），刻蚀窗口处的SiO2，去胶。在窗口处注入N型杂质，形成NMOS的源漏区和阱欧姆接触。

（15）生长一层SiO2。

（16）光刻接触孔（六次光刻），刻蚀接触孔处的SiO2，去胶。

（17）生长一层金属，光刻金属引线（七次光刻）。

（18）刻蚀引线外的金属，去胶。

（19）淀积钝化层。如图2.1为工艺流程模拟图。图2.1工艺流程模拟图2.5论文研究内容本次论文研究的课题是轨到轨输入型CMOS比较器，它的特点是输入电压范围可以达到电源电压，从而将输入模拟电压信号与一个基准电压相比较的电路。比较器的两路输入为模拟信号，输出则为数字量，当输入电压的差值增大或减小时，其输出保持恒定。对于设计集成电路而言，这需要许多人多年共同努力，将一个庞大的电路系统根据功能需求分成若干个模块，通过设计人员分工合作，分别设计各自的模块，最后拼接完成。本论文在比较器电路设计完成后进行后端设计以及相关的验证，具体任务如下：（1）本次设计采用0.5微米CMOS工艺库进行设计，根据比较器功能需求设计电路器件最佳尺寸；（2）对电压比较器电路进行分析，理解电路实现的功能和工作原理；（3）绘制版图，布局布线；（4）通过DRC设计规则检查、LVS逻辑规则检查，生成GDS文件。本文一共分为六章。第一章为绪论部分，主要介绍了比较器的背景，意义，以及我国集成电路产业的发展趋势；第二章介绍比较器的工作原理，特点，制作工艺；第三章介绍了对比较器进行前仿真，介绍版图设计方法，分析器件匹配原则；第四章介绍了对比较器电路进行布局与版图实现；第五章介绍了对版图设计完成后进行验证工作；第六章对论文进行总结。第3章电压比较器前仿真与版图设计方法3.1比较器电路设计3.1.1比较器电路如图3.1所示为比较器电路图。图3.1比较器电路图这个电路是由M17、M18、M20和一个20uA的参考电流源组成的电流镜偏置电路，为后续电路提供偏置电流，该电路是基于对基准电流的“复制”，其前提是已经存在一个精确的电流源可供利用。前置放大器用来放大输入信号，以便他可以更容易的驱动后面的差分对电路和减小预输入偏移量的影响。M9和M10、M11和M12组成两个差分对，M5、M6、M7、M8组成的电路使用中立化技术，他与两个差分对的节点相连接，当比较器的前端电路呈现非零阻抗，在差分对节点由于电压值的不同它给差分对的Cgd寄生电容进行充电。当这个电压在差分对的漏极相辅相成时中立化技术开始工作。这个部分组成了电路的第一级运放。M13、M14组成了电路的第二级运放，M15、M16为一个反相器，当输入信号正半周期电压高于反相端的门限电压Um时，输出电压Uo翻转到电源电压的正极，当输入信号正半周期回落到低于同相端的门限电压Um时，输出电压Uo翻转到电源电压的负极。3.1.2电路前仿真波形图根据比较器电路，前仿真波形图如图3.2所示。图3.2前仿真波形图3.2全定制设计全定制设计是一种以人工设计为主，计算机作为制图与验证的辅助工具的设计方法。通过设计得到版图的每一部分，设计师都会进行反复的比较、权衡、调整、修改；对元器件，要有最佳尺寸；对外围结构，要有最合理的布局；对连线要寻找到最短路径。这样精益求精，不断完善，才有可能将每个器件在芯片内部连接的更加紧凑，合理。当然，在获得最佳芯片性能的同时，也要获得芯片最小面积从而大大降低每块电路的生产成本，以低价位占领市场。目前，不管是量产的通用集成电路还是最底层的单元器件(如标准单元法中的库单元、门阵列法中的宏单元)，都会从成本、性能、面积和技术等方面去考虑采用全定制设计方法。然而，对于大规模、超大规模集成电路而言，全定制的设计方法是一种很神奇的设计方法。但是，这是需要许多人共同的努力才能实现的，根据功能需求将一个庞大的电路系统分成若干个模块，通过具有丰富设计经验的工程师通力合作，每个人负责一个或多个模块，最后拼接完成，以实现电路功能的完整性。即便是每个人负责的子模块电路，也要充分利用电路的规则性和重复性进行设计。全定制设计的方法，要求CAD系统提供完整的检查和验证功能。因为在版图设计中有些错误是不可避免的，需要通过自动的CAD工具发现并加以改正。这些工具包括设计规则检查(DRC)、电连接性检查(ERC)、版图与原理图一致性检查(LVS)等等。3.3半定制设计半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。基于标准单元的设计方法是：将预先设计好的标准单元的存放在数据库中，如与门，或门，多路开关，触发器等，通过调用数据库里的门电路，通过组合逻辑来实现各种功能，这样的电路叫ASIC。基于标准单元的ASIC又称为CBIC（CellbasedIC）。基于门阵列的设计方法是把预先设计好的的具有晶体管阵列的基片或母片上通过掩模互连的方法来实现专用集成电路设计。半定制主要适合于开发周期短，低开发成本、投资、风险小的小批量数字电路设计。3.4器件的匹配规则在模拟集成电路中有很多器件需要有很好的对称性，即匹配（Match）。例如，差分电路就是一种需要高度匹配的电路，如果失配，则会产生输入参考电压失调，减小共模抑制比以及影响其他指标，从而降低整个电路的性能。简单的讲，如果两个器件周围的环境是一致的，就可以说它们是匹配的。

需要Match的器件：电流镜（包括MOS和电阻），差分对，电压/电流基准,用于分压的电阻（AD/DA），用于电流比例设定的电阻，用于运放加/减比例设置的电阻等。

匹配是模拟电路版图设计中重要的技巧之一，通常采用的匹配规则如下：

（1）把匹配器件相互靠近放置，这样衬底材料的均匀性、掩模版的质量及芯片加工对它们的影响都可认为是相同的。（2）保持器件方向一致性

如图3.3a所示差分对管，如果这两个MOS管按照图3.3b沿不同方向排列，由于在光刻及硅片加工的许多步骤中沿不同方向制作出来的管子特性不一样，就会出现很大失配。所以图3.3c和3.3d的方案更加合理。然而这两种方案选择哪一种是由“栅阴影”的细微效应决定的。为了避免离子注入工艺沟道效应，在进行源/漏区离子注入时一般把注入方向倾斜7°左右。这样栅就会挡住一部分离子，形成阴影区。图3.3c，它们不会因为阴影而导致不对称，结构比3.3d更好些。图3.3差分对版图（3）器件分段连接，每段尺寸大小相同，选择中等值为一段。

例如，2个电阻要求匹配，阻值分别为2K、8K，则把2k的电阻设计成两个4k电阻并联，8k电阻设计成两个4k电阻串联。又如电流镜要求MOS管1：2的效果，就用两个完全相同的MOS管并联来代替单独一个宽长比为2倍的MOS管。

（4）增加虚拟器件（Dummy）

在要求高度匹配的情况下，为使器件周围的环境完全相同可以加一些虚拟器件。如果器件周围环境不同，会使工艺中的刻蚀率不同，比如：线间距变宽，刻蚀率就会变大，刻蚀的就快。刻蚀的快慢会影响导线电阻等电学参数。尺寸较大的管子被拆成小管子并联时，要在两端的小管的栅旁加上dummygate，这样可以保证比较精确的电流匹配。而且这种dummygate的宽度可以比实际的栅宽小。各个小管子的gate最好用metal联起来，如果用poly连会引起刻蚀率的偏差。如图3.4。图3.4增加Dummy管如果只有M1、M2管，则M1漏区的左边是场区，

M2漏区的左边是M1管，而M1源区的右边是M2管，M2源区的右边是场区，M1和M2左右环境不同。如果加上Dummy管，M1和M2左右的环境就一致了。（5）共质心

如图3.5的差分对管中，为使输入失调电压较小，这两个晶体管的宽度都比较大，但沿X轴方向的梯度会引起失配。图3.5离子浓度梯度对差分对管的影响为了减小这种由离子浓度梯度引起的失配，可以采用“共质心”的布局方法。如图3.6所示。

图3.6共质心版图（6）器件采用指状交叉布线方式线性梯度效应也可像图3.7所示的办法，通过“一维”交叉耦合得到抑制。图3.7一维交叉耦合设计差分管时，需要高精度的匹配，保持它们周边的环境一致，并加上保护环，减小外界对它的干扰，那样才能保证良好的电路性能，一般情况下，差分管的输入信号最好不要与输出信号交叉。因为输出信号可能干扰输入信号，进而影响输出信号的精度。电流镜相对差分管而言，匹配要求不需要那么严格。在设计版图时，一般是在方便连线的基础上去匹配管子，较常用的匹配方式为AABB。大连东软信息学院毕业设计（论文）第4章版图设计集成电路设计分为正向设计和逆向设计，在本次设计中我们所采用的是正向设计。正向设计是从电路指标、功能需求出发，进行逻辑设计，再由流程图进行电路设计，最后根据电路图进行版图设计，同时还要进行工艺设计。逆向设计又称解剖分析，其目的在于模仿，这样做就可以省去设计、仿真等繁琐的程序直接得到自己想要的功能电路。无论是正向设计还是逆向设计，都是根据产品进行电路设计与逻辑设计，以后的操作过程都是相同的，都是进行版图设计。版图是集成电路设计的最后阶段产物。版图设计就是按照原理图的要求和一定的工艺参数，设计出元件的几何图形并根据设计要求依次排列出来并进行连线，以设计出供IC制造工艺中使用的光刻掩模板的几何图形，称为版图。版图设计一般包括：模块划分、模块布局布线、器件的布局与连线、模块间的连线以及I/O接口的位置与连线。4.1版图布局布线布局就是将各个器件按照设计规则合理的放在一个芯片里，在保证所有器件导线都能导通的前提下，使电路占用芯片的面积最小。布局的第一步就是考虑各个器件的连线应该是最短距离，如果布局上有冲突，应该按照规则要求，综合考虑选择最佳方案进行设计，其次，应该考虑I/O端口的位置，应该选择放在芯片的边缘位置，这样输入端、输出端的接口连线就不会影响到其他器件之间连线。还要考虑热场对工作期间的影响，注意电路温度分布是否合理。当然，这是需要经过多次的优化，才能得出最满意的结果。在布局布线中我们应该注意：（1）单元匹配恰当①芯片面积降低10%，管芯成品率/圆片就可以提高1520%。②多采用并联方式，如或非门，少用串联形式，如与非门。③跨导大的MOS管采用梳形或马蹄状，跨导小的MOS管采用条状图形，使图形尽可能的排列整齐。（2）布线合理①布线面积一般为电路元器件总面积的几倍，在多层金属布线中尤为明显。②多晶硅互连通常为垂直方向，金属连线为水平方向，电源地线连接一般采用第一层金属线，与其他金属线平行。③较长连线选用金属线连接。④多晶硅穿过Al线时，长度尽量要短，以降低寄生电容。（3）CMOS电路版图设计对布线和接触孔的特殊要求①为抑制Latchup，需要合理布置电源接触孔和电源引线，减小横向电流密度和横向电阻RS、RW。a.采用连接衬底的环行VDD布线。b.增加VDD、VSS接触孔的数量，增加接触面积，提高连线稳定性。c.对每一个VDD接触孔，在相邻阱之间都要给出对应的VSS接触孔，以增加并行电流通路。d.尽量使VDD、VSS接触孔互相平行。e.连接VDD的接触孔与阱要近一些。f.连接VSS的接触孔尽可能布置在阱的周围（P阱）。②多晶硅尽量不要出现在p+区域内，多晶硅一般用n+掺杂，以获得较低的电阻率。如果多晶硅在p+区域内，在进行p+掺杂时也对多晶硅也进行了掺杂，导致杂质补偿，使多晶硅增加。③金属线间距尽量留得较大一些（3或4）因为，金属对光具有很强的反射能力，使得在光刻时难以精确分辨金属边缘。（4）两层金属布线方案①全局电源线、地线和时钟线采用第二层金属线进行连接。②电源支线和信号线采用第一层金属线相连接（两层金属之间用通孔连接）。③使两层金属尽可能互相垂直。在本次设计中，由于器件之间的连线有交叉点，所以选择四层连线金属进行设计。当然，如果连线可以在现有的空间内布通，就不要穿过其他器件，特别是匹配器件，因为这样会产生一些寄生效应，从而影响了芯片的性能。芯片内部的所有模块的供电都是通过芯片外部的电源PAD和地线PAD将电源引脚和地线引脚引入到芯片内部的。因为所有晶体管都是以电源和地作为参考，因此电源线和地线的设计影响到芯片的速度、功耗以及功能。由于电源和地是主干电路，流经的电流很大，所以电源线和地线要比一般的金属连线要宽，所占面积也就最大，通常布线的时候最先布电源线和地线。在本次设计的电压比较器电路一共分为三个部分：前置放大器部分、运算放大器部分（一级运放、二级运放）、反相器部分。4.2比较器版图图4.1比较器版图如图4.1版图上部分为P管，下部分为N管，在版图里面我添加了一些虚拟MOS管，目的是为了在高度匹配的情况下使器件的周围环境相同，结构更加对称，减小外界对它的干扰，那样才能保证良好的电路性能。然后我把虚拟MOS管的源、栅、漏、体全部接电源电位，这样做是为了保证虚拟MOS管永远不会开启，避免影响了电路原来的MOS管工作。在这里PMOS管的源、栅、漏、体全部接VDD，NMOS管的源、栅、漏、体全部接GND。4.3版图模块详细介绍根据比较器电路图对各MOS管进行匹配。M3与M4匹配如图4.2，在实际工作中，经常出现衬底和源极不相连的情况，此时，VBS不等于0。由基本的pn结理论可知，处于反偏的pn结的耗尽层将展宽。当衬底与源端处于反偏时，衬底中的耗尽区增加，耗尽层中的固定电荷量也随之增加。由于栅电容两边电荷守衡，所以，在栅端上电荷没有改变的情况下，耗尽层电荷量的增加，必然导致沟道中可移动电荷量的减少，从而导致沟道导电能力下降。若要保持原有的导电水平，必须增加栅极电压，即增加栅极上的电荷数。对器件而言，衬底偏置电压的存在，将会提高MOS晶体管的阈值电压，对NMOS来说，阈值电压更大，对PMOS来说，阈值电压更小，即阈值电压的绝对值提高了。所以M3管和M4管的衬底偏置效应与其他的衬底偏置效应不一样，因此将这两个MOS管画在了另一个N阱里。图4.2M3与M4管版图M17与M20匹配如图4.3，左右为虚拟MOS管，中间为M20与M17管。配置dummy器件的目的是使得器件M17与M20周边的电特性比较一致，尽管它在电路中是多余的。如果周边环境不同，会使工艺中的刻蚀率不同，比如：线宽大，刻蚀率大，刻蚀的快。图4.3M17与M20管版图M18与M19匹配如图4.4，左右为虚拟MOS管，中间为M18与M19管。图4.4M18与M19管版图M1与M2匹配如图4.5，左右为虚拟MOS管，中间为M1与M2管。图4.5M1与M2管版图M5与M6管如图4.6，因为M5与M6是对折管，所以使用轴对称匹配原则，其作用是使所有的MOS管尽量理想，使要匹配的器件被相同的因素以相同的方式影响。把器件围绕一个公共中心点放置就叫做共心布置。甚至把器件在一条直线上对称放置也可以看作是共心技术。M5与M6管匹配方式是ABBA。图4.6M5与M6管版图M7与M8管如图4.7，因为M7和M8管与M5和M6管匹配条件一样，所以布局也是一样的。图4.7M7与M8管版图M9与M10管如图4.8，M9与M10为差分对所以使用轴对称的方式，排列方式为AABB组合。图4.8M9与M10管版图M11与M12管如图4.9，因为M11、M12、M9、M10器件的周围环境一样，所以在布局方面都是一样的。排列方式为AABB组合。图4.9M11与M12管版图M15与M16管如图4.10，由M15管与M16管组成的是一个反相器电路。图4.10M15与M16管版图4.4保护环当每组管子匹配完之后都会使用保护环包起来，P管的保护环接VDD，N管的保护环接GND。使用保护环的作用是避免闩锁效应，最常见的Latchup原因是电源、地的瞬态脉冲，这种瞬态脉冲可能的产生原因是瞬时电源中断等，它可能会使引脚电位高于VDD或低于GND，容易发生Latchup。因此对于电路中有连接到电源或地的MOS管，周围都需要加保护环。4.5金属布线在本次设计中，一共使用了4层金属线进行布线，金属1、金属3走线方式为纵向，金属2、金属4走线方式为横向，金属1不用来信号连接，全部用在电源与地连接。并且为了防止干扰，所有金属线都不在栅上走线。在Pplus和Nplus之间有四条非常长的金属线，使用同一层金属也可以布开，但为了抗干扰，所以选择用金属2与金属4交错的方式来布线。如图4.11所示。图4.11金属2与金属4交错布线如果在制造过程中，如果其中一个通孔制造不成功，那么另外一个也可以保证电路的有效链接。所以为了保证接触孔和通孔的有效性，在打通孔时全部打两个及两个以上。如图4.12所示。图4.12通孔与接触孔版图一共有五个端口，VDD、GND、输入端在M1管的栅上，基准电压在M2管的栅上，输出端在M15与M16的漏端。第5章版图验证5.1DRC验证设计规则检查（DRC）叫做设计规则检查，它是以给定的设计规则为标准，对最小线宽，最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等工艺限制进行检查。通过修改线宽和图形间距，完成DRC验证，如图5.1所示。图5.1DRC验证结果结果显示还有三个错误，A2、A3、A4、这三层金属的密度应该大于30%小于50%，在版图拼版之前不用考虑。5.2 LVS验证版图与原理图一致性检查（LVS）也叫做版图与网表一致性检查，用来验证版图和电路图是否匹配。LVS在晶体管级比较版图和电路图的连接性，并以报告的形式列出差异之处。下面为本次设计网表部分内容：.SUBCKTcompINVbiasoutputGNDVCC*.PININFOIN:IVbias:Ioutput:OGND:BVCC:BMMp4net78Vbiasnet65net65PDW=20uL=5uM=1MMp3net69INnet65net65PDW=20uL=5uM=1MMp15outputnet25VCCVCCPDW=2uL=0.5uM=1MMp13net25net36VCCVCCPDW=20uL=1uM=2MMp8VCCnet36net36VCCPDW=20uL=1uM=2MMp7VCCnet36net77VCCPDW=20.3uL=1uM=2MMp6net36net77VCCVCCPDW=20.3uL=1uM=2MMp5net77net77VCCVCCPDW=20uL=1uM=2MMp20net65net54VCCVCCPDW=20uL=2uM=1MMp17VCCnet54net54VCCPDW=20uL=2uM=1MMn12net78net78GNDGNDNDW=20uL=1uM=2MMn11net77net78GNDGNDNDW=20uL=1uM=2MMn10net36net69GNDGNDNDW=20uL=1uM=2MMn9net69net69GNDGNDNDW=20uL=1uM=2MMn16outputnet25GNDGNDNDW=1uL=0.5uM=1MMn14net25net54GNDGNDNDW=10uL=2uM=1MMn19net43net54GNDGNDNDW=20uL=2uM=1MMn18net54net54GNDGNDNDW=20uL=2uM=1MMn2net36Vbiasnet43GNDNDW=20uL=5uM=1MMn1net77INnet43GNDNDW=20uL=5uM=1.ENDScomp根据网表对本次版图设计进行LVS验证，如图5.2为验证显示结果。图5.2LVS验证结果大连东软信息学院毕业设计（论文）第6章结论作为模拟信号和数字信号处理之间的纽带，比较器是现在通信、雷达以及众多电产品中即为重要的组成部分，在很多高精度的集成电路系统中有着广泛的应用。轨到轨输入型CMOS比较器就是其中的一种改进，主要特点是当输入电压的差值增大或减小时，其输出保持恒定、功耗低、工作效率高、稳定性强。文中主要对比较器电路的后端设计做了详细的介绍：通过对比较器电路的分析设计版图单元库，规划模块的版图布局以及版图设计和版图验证等工作。通过这个项目的实践，我深刻了解了集成电路的后端设计流程，加深认识了数字集成电路的设计过程，学习到了许多只有在实践中才能学到的宝贵经验，这对我今后的工作提供了很大的帮助。在本次设计中，不但要考虑到电路的性能，更要考虑到芯片的面积大小和产生的延时，所以在设计过程中针对某些器件做了一些特殊的处理，为了使元器件组合的更加紧凑，比如对M5，M6，M7，M8管在版图布局上使用折栅来减小版图面积；为了保证接触孔和通孔的有效性，在打通孔时全部打两个及两个以上。因为，在制造过程中，如果其中一个通孔制造不成功，那么另外一个也可以保证电路的有效链接。在本次设计中我还学到对器件进行匹配，使得器件周围环境一致，结构更加对称，使用保护环来避免产生闩锁效应。限于设计水平和时间有限，本次设计我只对电路进行前仿真，版图绘制，版图验证等工作，最后导出版图文件，本文采用0.5N阱CMOS工艺设计比较器电路，是基于现在所用的工艺线的实际生产能力决定