Virtex一5LXl10的ASlC原型开发平台设计

1、【Word版本下载可任意编辑】 Virtex一5LXl10的ASlC原型开发平台设计 (5)IO接口模块 系统为各种不同的IO类型提供了相应的接口，支持LVCMOS33、LVCMOS25、LVDS_25类型的IO。 (6)电源管理模块 FPGA所需电源主要有3个：内核电压(VCCINT)、IO电压(VCCO)、辅助电路电压(VCCAUX)。其他如AD电压、FPGA配置芯片电源(内核电压和IO电压)、板级所需的时钟电路供电及指示灯供电电压，总共需提供8个电源。系统功能框图如图1所示。 1.2 原理图符号生成 FPGA的可定制特性需要按特定应用开展原理图符号生成。首先，从特殊用途引脚的指定开始，例

2、如电源、地引脚、参考电压引脚以及配置引脚等。只有对这些引脚的正确指定才能保证PCB布板及走线的正确连接。下一步是将逻辑I0和封装形式连接起来，可以利用FPGA的设计开发环境来指定，然后导入到PCB布板环境中。在FPGA的设计开发环境中，用户可以利用图形界面对引脚开展指定，然后在实现过程中，FPGA布局布线工具能自动地对引脚开展指定。在FPGA的设计开发环境中，能够开展DRC检验以保证引脚的合法性。 接下来为FPGA创立构造化的原理图符号。由于FPGA本身I0的复杂性和可配置性，将整个FPGA分割为多个子模块能够有效地减轻设计的复杂度，也便于管理和检查。图2显示了利用Mentor Dxdesig

3、ner原理图符号生成向导生成模块化原理图符号的设计过程。原理图符号生成之后就可以在原理图设计环境开展原理图的设计，指定各个模块的连接关系。 1.3 PCB叠层定义 对。PCB叠层、材料和尺寸的设计需要考虑以下因素： 走线层的数量需要考虑到封装特性、设计所用的I()数目以及间距； 芯片互联线的数据传输速率，信号的上升、下降时间对PCB材料、尺寸以及走线方式和制板工艺的限制； 元件所需的不同供电和参考电压，对电源层的规划和设计； 成本问题(利用盲孔、盲埋孔、微通孔等工艺能有效地减少叠层数目，以到达降低成本的目的)。 该设计中，与FPGA互联的信号线约为130条，包括配置电路信号线、时钟信号线及其他

4、IO信号。选用上下两个走线层。考虑到多个电源供电，设置2个电源平面、2个地平面。整个PCB采用6层板构造设计，信号层目标阻抗50 Q。 利用HyperLnyx叠层设计如图3所示。 1.4 散热管理 FPGA支持的速率越高，本身的资源密度越大，因此要关注应用中的散热管理问题。对FPGA的功率消耗开展估计，以决定是否需要散热系统。 XPower Estimater是一款基于Excel的软件，通过对设计资源的利用，包括逻辑资源、DCM、PLL、I0类型、触发率(toggling rate)，以及其他与FPGA设计密切相关的信息，对FPGA的功耗开展估算。图4为利用XPE开展设计功耗估算的截图。 1.

5、5 信号完整性分析 在时域和频域对设计的连接拓扑构造(PCB叠层、驱动端、接收端、连接器、通孔等等)开展信号完整性分析，目的是要*估和减小信号从驱动端到接收端的反射、串扰以及EMIEMC等问题。通过仿真分析得到的约束形式能有效指导PCB布局布线工具开展layout设计。开展信号完整性分析，首先要确定与FPGA相接的外围器件的IO特性及其约束，进而对FPGA采用何种I0类型以及端接匹配机制有一个大致的了解，然后是通过仿真对采用的IO类型及端接电路的各个参数开展定义及优化。 (1)前仿真 S1分析一般主要从高速信号、对时序要求较高的信号、走线长的信号、负载多的信号开始，因为这些信号线通常容易引起S

6、I问题。确定关键信号在仿真环境*立起相应的拓扑模型。 通过仿真能定义出长连接走线以及其他满足噪声裕量(匹配电路、端接方式等)的网络属性。确定FPGA驱动缓冲特性，例如IO标准、驱动能力以及回转率，使信号完整性问题、EMIEMC问题化，同样也对接收端I0属性开展定义。开展串扰仿真以保证相邻走线不会引起串扰问题。定义端节匹配方式。 图5、6是对时钟网络匹配前和匹配后开展的仿真图形比照。 通过前期的大量仿真分析可以很好地保证设计的成功率。 (2)后仿真 在PCB Layout完成之后还需要对整个布好的PCB板开展仿真，后仿真更强调对串扰和EMI的分析，如图7所示。只要任何一个网络不满足设计需求，就需

7、要对该网络开展修改，设计新的走线路径，直至满足设计需求。 1.6 电源分布系统(PDS)设计 PDS分析的目的，是要*估数字器件所需的瞬态电流，以提供一条良好的供电路径。电流路径中的寄生电感是导致供电网络设计失败的根源(例如地弹噪声)。一种可能的情况是，IC信号应当发生翻转时却没有翻转；另一种更常见的情况是引起系统抖动(Jitter)变大，从而导致时序错误。在两种情况中，都将造成系统工作不正常或者超出设计规范定义的范围。 首先检验FPGA的静态和瞬态电流需求，瞬态电流由设计的时钟域、DCM利用率、开关逻辑数目以及同时翻转输出(SimuItaneous Switch Output，SSO)等因素

8、决定，静态和瞬态电流的大小可以利用XPE或XPower来取得。设计满足需求的电源去耦网络，并通过仿真确定所需电容值及其数量，同样，电容在板上的摆放位置对PDS的影响也很重要。图8说明了调整前后电源层阻抗的仿真结果。通过对电源去耦网络的悉心设计，可以有效降低FPGA工作频率范围内的电源阻抗。阻抗越低，意味着系统对瞬态电流的需求越能及时做出反应，因此也越能减小电源的供电噪声。 图8是对电源VCCO对地的频率一阻抗曲线的仿真图。通过对电源去耦网络的设计，可以保证在400 MHz的范围内，电源阻抗值是小于目标阻抗的。 1.7 可测试性设计 随着布线密度的增加，很难对PCB的每个信号都开展物理连接检测，特别是对于BGA封装的芯片。另外，对高速信号添加测试点还会导致信号路径阻抗不连续，引起反射，从而使信号完整性降低。为解决这一矛盾，在设计中首先对FPGA和与其相连的外围电路的每个信号连接生成了一个测试设计，利用FPGA的逻辑资源对FPGA获取到的输入信号与期望的信号值开展比较，对所得的结果通过JTAG端口或者其他外围显示电路(如LED)显示输出。 2 结 论 本文对验证平台硬件设计中的FPGA相关分析开展了详尽描述。目的是