电子设计自动化技术(DOC 27)

1、 电子设计自动化化技术20世纪末，电电子设计技术术获得了飞速速的发展，在在其推动下，现现代电子产品品几乎渗透到到社会的各个个领域，有力力地推动了社社会生产力的的发展和社会会信息化程度度的提高，同同时也使现代代电子产品性性能进一步提提高，产品更更新换代的节节奏也变得越越来越快。微电子技术的进进步表现在大大规模集成电电路加工技术术即半导体工工艺技术的发发展上，使得得表征半导体体工艺水平的的线宽已经达达到了90nnm，并还在在不断地缩小小，在硅片单单位面积上，集集成了更多的的晶体管。集集成电路设计计正在不断地地向超大规模模、极低功耗耗和超高速的的方向发展；专用集成电电路ASICC（Appliccat

2、ionn Speccific Integgratedd Circcuit）的的设计成本不不断降低，在在功能上，现现代的集成电电路已能够实实现单片电子子系统SOCC（Systeem On a Chiip）。现代电子设计技技术的核心已已日趋转向基基于计算机的的电子设计自自动化技术，即即EDA（Electtronicc Desiign Auutomattion）技技术。EDAA技术就是依依赖功能强大大的计算机，在在EDA工具软软件平台上，对对以硬件描述述语言HDLL（Hardwware DDescriiptionn Langguage）为为系统逻辑描描述手段完成成的设计文件件，自动地完完成逻辑编译译

3、、逻辑化简简、逻辑分割割、逻辑综合合、结构综合合（布局布线线），以及逻逻辑优化和仿仿真测试，直直至实现既定定的电子线路路系统功能。EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现，这是电子设计技术的一个巨大进步。另一方面，在现现代高新电子子产品的设计计和生产中，微微电子技术和和现代电子设设计技术是相相互促进、相相互推动又相相互制约的两两个环节；前前者代表了物物理层在广度度和深度上硬硬件电路实现现的发展，后后者则反映了了现代先进的的电子理论、电电子技术、仿仿真技术、设设计工艺和设设计技术与最最新的计算机机软件技术有有机的融合和和升华。因此此

4、，严格地说说，EDA技术应应该是这二者者的结合，是是这两个技术术领域共同孕孕育的奇葩。EDA技术在硬硬件实现方面面融合了大规规模集成电路路制造技术，IC版图设计技术、ASIC测试和封装技术、FPGA/CPLD编程下载技术、自动测试技术等；在计算机辅助工程方面融合了计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）、计算机辅助工程（CAE）技术以及多种计算机语言的设计概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等。因此EDA技术为现代电子理论和设计的表达与实现提供了可能性。在现代技术的所所有领域中

5、，纵纵观许多得以以飞速发展的的科学技术，多多为计算机辅辅助设计，而而非自动化设设计。显然，最最早进入设计计自动化的技技术领域之一一是电子技术术，这就是为为什么电子技技术始终处于于所有科学技技术发展最前前列的原因之之一。不难理理解，EDAA技术已不是是某一学科的的分支，或某某种新的技能能技术，而应应该是一门综综合性学科。它它融合多学科科于一体，又又渗透于各学学科之中，打打破了软件和和硬件间的壁壁垒，使计算算机的软件技技术与硬件实实现、设计效效率和产品性性能合二为一一，它代表了了电子设计技技术和应用技技术的发展方方向。正因为EDA技技术丰富的内内容以及与电电子技术各学学科领域的相相关性，其发发展的

6、历程同同大规模集成成电路设计技技术、计算机机辅助工程、可可编程逻辑器器件，以及电电子设计技术术和工艺的发发展是同步的的。就过去近近30年的电子子技术的发展展历程，可大大致将EDAA技术的发展展分为三个阶阶段。20世纪70年年代，在集成成电路制作方方面，MOSS工艺已得到到广泛的应用用。可编程逻逻辑技术及其其器件已经问问世，计算机机作为一种运运算工具已在在科研领域得得到广泛应用用。而在后期期，CAD的概念念已见雏形，这这一阶段人们们开始利用计计算机取代手手工劳动，辅辅助进行集成成电路版图编编辑、PCBB布局布线等等工作。20世纪80年年代，集成电电路设计进入入了CMOSS（互补场效效应管）时代代

7、。复杂可编编程逻辑器件件已进入商业业应用，相应应的辅助设计计软件也已投投入使用；而而在80年代末，出出现了FPGGA（Fieldd Proggrammaable GGate AArray），CAE和CAD技术的的应用更为广广泛，它们在在PCB设计方方面的原理图图输入、自动动布局布线及及PCB分析，以以及逻辑设计计、逻辑仿真真、布尔方程程综合和化简简等方面担任任了重要的角角色。特别是是各种硬件描描述语言的出出现、应用和和标准化方面面的重大进步步，为电子设设计自动化必必须解决的电电路建模、标标准文档及仿仿真测试奠定定了基础。进入20世纪990年代，随随着硬件描述述语言的标准准化得到进一一步的确立，

8、计计算机辅助工工程、辅助分分析和辅助设设计在电子技技术领域获得得更加广泛的的应用，与此此同时，电子子技术在通信信、计算机及及家电产品生生产中的市场场需求和技术术需求，也极极大地推动了了全新的电子子设计自动化化技术的应用用和发展。特特别是集成电电路设计工艺艺步入了超深深亚微米阶段段，百万门以以上的大规模模可编程逻辑辑器件的陆续续面世，以及及基于计算机机技术的面向向用户的低成成本大规模AASIC设计计技术的应用用，促进了EEDA技术的的形成。更为为重要的是各各EDA公司致致力于推出兼兼容各种硬件件实现方案和和支持标准硬硬件描述语言言的EDA工具软软件的研究，都都有效地将EEDA技术推推向成熟和实实

9、用。EDA技术在进进入21世纪后，得得到了更大的的发展，突出出表现在以下下几个方面。在FPGA上实实现DSP（数字字信号处理）应应用成为可能能，用纯数字字逻辑进行DDSP模块的的设计，使得得高速DSPP实现成为现现实，并有力力地推动了软软件无线电技技术的实用化化和发展。基基于FPGAA的DSP技术，为为高速数字信信号处理算法法提供了实现现途径。嵌入式处理器软软核的成熟，使使得SOPCC（Systeem On a Proogrammmable Chip）步步入大规模应应用阶段，在在一片FPGGA中实现一一个完备的数数字处理系统统成为可能。使电子设计成果果以自主知识识产权的方式式得以明确表表达和确

10、认成成为可能。在仿真和设计两两方面支持标标准硬件描述述语言且功能能强大的EDDA软件不断断推出。电子技术领域全全方位融入EEDA技术，除除了日益成熟熟的数字技术术外，传统的的电路系统设设计建模理念念发生了重大大的变化：软软件无线电技技术的崛起，模模拟电路系统统硬件描述语语言的表达和和设计的标准准化，系统可可编程模拟器器件的出现，数数字信号处理理和图像处理理的全硬件实实现方案的普普遍接受，软软硬件技术的的进一步融合合等。EDA使得电子子领域各学科科的界限更加加模糊，更加加互为包容：模拟与数字字、软件与硬硬件、系统与与器件、ASSIC与FPGA、行行为与结构等等。更大规模的FPPGA和CPLD器件

11、件的不断推出出。基于EDA的用用于ASICC设计的标准准单元已涵盖盖大规模电子子系统及复杂杂IP核模块。软硬IP（Inntelleectuall Propperty）核核在电子行业业的产业领域域广泛应用。SOC高效低成成本设计技术术的成熟。系统级、行为验验证级硬件描描述语言出现现（如Sysstem CC），使复杂杂电子系统的的设计和验证证趋于简单。1.2 电子子设计自动化化应用对象一般地说，利用用EDA技术进进行电子系统统设计，最后后实现的目标标是以下3种。全定制或半定制制ASIC。FPGA/CPPLD（或称称可编程ASSIC）开发发应用。PCB（印制电电路板）。实现目标的前面面两项可以归归结

12、为专用集集成电路ASSIC的设计计和实现（如如图1-1所示），ASSIC是最终终的物理平台台，集中容纳纳了用户通过过EDA技术将将电子应用系系统的既定功功能和技术指指标具体实现现的硬件实体体。一般而言言，专用集成成电路就是具具有专门用途途和特定功能能的独立集成成电路器件，根根据这个定义义，作为EDDA技术最终终实现目标的的ASIC，可可以通过3种途径来完完成，这可以以通过图1-1来说明。图1-1 EEDA技术实实现目标图1-1中所标标的另外一个个EDA技术实实现目标PCCB，指的是是印制电路板板的布局布线线设计及验证证分析，由于于不涉及芯片片层面上的设设计，故不拟拟展开。下面主要介绍FFPGA

13、/CCPLD与ASIC。1超大规模可可编程逻辑器器件FPGA（Fiield PPrograammablle Gatte Arrray）和CPLDD（Compllex Prrogrammmablee Logiic Devvice）是是实现这一途途径的主流器器件，它们的的特点是直接接面向用户，具具有极大的灵灵活性和通用用性，使用方方便，硬件测测试和实现快快捷，开发效效率高，成本本低，上市时时间短，技术术维护简单，工工作可靠性好好等。FPGGA和CPLD的应应用是EDAA技术有机融融合软硬件电电子设计技术术以及对自动动化设计与自自动化实现最最典型的诠释释。由于FPPGA和CPLD的开开发工具、开开发

14、流程和使使用方法与AASIC有类类似之处，因因此这类器件件通常也被称称为可编程专专用IC，或可编编程ASICC。2半定制或全全定制ASIIC根据实现的工艺艺，基于EDDA设计技术术的半定制或或全定制ASSIC可统称称为掩膜（MMASK）ASIC，或或直接称ASSIC。ASIC大致分分为门阵列AASIC、标标准单元ASSIC和全定定制ASICC。门阵列ASICC门阵列芯片包括括预定制相连连的PMOSS和NMOS晶体体管行。设计计中，用户可可以借助EDDA工具将原原理图或硬件件描述语言模模型映像为相相应门阵列晶晶体管配置，创创建一个指定定金属互连路路径文件，从从而完成门阵阵列ASICC开发。由于于

15、有掩膜的创创建过程，门门阵列有时也也称掩膜可编编程门阵列（MPGA）。但是 MPGA与FPGA完全不同，它不是用户可编程的，也不属于可编程逻辑范畴，而是实际的ASIC。MPGA出现在FPGA之前，FPGA技术则源自MPGA。现在，Altera的HardCopy、HardCopy II技术可以提供一种把FPGA的设计转化为结构化ASIC的途径。标准单元ASIIC目前大部分ASSIC是使用用库中的不同同大小的标准准单元设计的的，这类芯片片一般称作基基于单元的集集成电路（CCell-bbased Integgratedd Circcuits，CBIC）。在在设计者一级级，库包括不不同复杂性的的逻辑组

16、件：SSI逻辑块块、MSI逻辑块块、数据通道道模块、存储储器、IP，以及系系统级模块。库库包含每个逻逻辑单元在硅硅片级的完整整布局，使用用者只需利用用EDA软件工工具与逻辑块块描述打交道道即可，完全全不必关心电电路布局的细细节。标准单单元布局中，所所有扩散、接接触点、过孔孔、多晶信道道及金属信道道都已完全确确定。当该单单元用于设计计时，通过EEDA软件产产生的网表文文件将单元布布局块“粘贴”到芯片布局局之上的单元元行上。标准准单元ASIIC设计与FPGGA设计开发发的流程相近近。全定制芯片全定制芯片中，在在针对特定工工艺建立的设设计规则下，设设计者对于电电路的设计有有完全的控制制权，如线的的间

17、隔和晶体体管大小的确确定。该领域域的一个例外外是混合信号号设计，使用用通信电路的的ASIC可以以定制设计其其模拟部分。3混合ASIIC混合ASIC（不不是指数模混混合ASICC）主要指既既具有面向用用户的FPGGA可编程功功能和逻辑资资源，同时也也含有可方便便调用和配置置的硬件标准准单元模块，如如CPU、RAM、ROM、硬件件加法器、乘乘法器、锁相相环等。Xiilinx、Atmell和Alterra公司已经经推出了这方方面的器件，如如Virteex-4系列列、Excaaliburr（含ARM核）和和Strattix III系列等。混混合ASICC为SOC和SOPC（Systeem On a P

18、roogrammmable Chip）的的设计实现成成为便捷的途途径。1.3 硬件件描述语言硬件描述语言HHDL是EDA技术的的重要组成部部分，常见的的HDL主要有有VHDL、Verillog HDDL、ABEL、AHDL、SysteemVeriilog和SysteemC。其中VHDL、Verillog在现在在EDA设计中中使用最多，也也拥有几乎所所有的主流EEDA工具的的支持。而SSystemmVerillog和SysteemC这两种种HDL语言还还处于完善过过程中。VHHDL是作为为电子设计主主流硬件的描描述语言之一一，本书将重重点介绍它的的编程方法和和使用技术。1.3.1 硬件描述语语言

19、VHDLLVHDL的英文文全名是VHHSIC（Very High Speedd Inteegrateed CirrcuitHHardwaare Deescripption Languuage），于于1983年由由美国国防部部（DOD）发起起创建，由IIEEE（The Innstituute off Elecctricaal andd Elecctroniics Enngineeers）进一一步发展，并并在19877年作为“IEEE标准准1076”发布。从此此，VHDLL成为硬件描描述语言的业业界标准之一一。自IEEEE公布了VHDDL的标准版版本（IEEEE Stdd 10766）之后，各各E

20、DA公司相相继推出了自自己的VHDDL设计环境境，或宣布自自己的设计工工具支持VHHDL。此后后VHDL在电电子设计领域域得到了广泛泛应用，并逐逐步取代了原原有的非标准准硬件描述语语言。VHDL作为一一个规范语言言和建模语言言，随着它的的标准化，出出现了一些支支持该语言的的行为仿真器器。由于创建建VHDL的最最初目标是用用于标准文档档的建立和电电路功能模拟拟，其基本想想法是在高层层次上描述系系统和组件的的行为。但到到了20世纪90年代初，人人们发现，VVHDL不仅仅可以作为系系统模拟的建建模工具，而而且可以作为为电路系统的的设计工具；可以利用软软件工具将VVHDL源码码自动地转化化为文本方式式

21、表达的基本本逻辑组件连连接图，即网网表文件。这这种方法显然然对于电路自自动设计是一一个极大的推推进。很快，电电子设计领域域出现了第一一个软件设计计工具，即VVHDL逻辑辑综合器，它它可以标准地地将VHDLL的部分语句句描述转化为为具体电路实实现的网表文文件。1993年，IIEEE对VHDL进行行了修订，从从更高的抽象象层次和系统统描述能力上上扩展了VHHDL的内容容，公布了新新版本的VHHDL，即IEEEE标准的10776-19993版本。现现在，VHDDL和Verillog作为IEEEE的工业标准准硬件描述语语言，得到众众多EDA公司的的支持，在电电子工程领域域，已成为事事实上的通用用硬件描

22、述语语言。现在公公布的最新VVHDL标准准版本是IEEEE 10076-20002。VHDL语言具具有很强的电电路描述和建建模能力，能能从多个层次次对数字系统统进行建模和和描述，从而而大大简化了了硬件设计任任务，提高了了设计效率和和可靠性。VHDL具有与与具体硬件电电路无关和与与设计平台无无关的特性，并并且具有良好好的电路行为为描述和系统统描述的能力力，并在语言言易读性和层层次化结构化化设计方面，表表现了强大的的生命力和应应用潜力。因因此，VHDDL在支持各各种模式的设设计方法、自自顶向下与自自底向上或混混合方法方面面，在面对当当今许多电子子产品生命周周期的缩短，需需要多次重新新设计以融入入最

23、新技术，改改变工艺等方方面都表现了了良好的适应应性。用VHHDL进行电电子系统设计计的一个很大大的优点是设设计者可以专专心致力于其其功能的实现现，而不需要要对不影响功功能的与工艺艺有关的因素素花费过多的的时间和精力力。1.3.2 硬件描述语语言的综合综合（Syntthesiss），就其字字面含义应该该为：把抽象象的实体结合合成单个或统统一的实体。因因此，综合就就是把某些东东西结合到一一起，把设计计抽象层次中中的一种表述述转化成另一一种表述的过过程。对于电电子设计领域域的综合概念念可以表示为为：将用行为为和功能层次次表达的电子子系统转换为为低层次的便便于具体实现现的模块组合合装配而成的的过程。事

24、实上，设计过过程中的每一一步都可称为为一个综合环环节。设计过过程通常从高高层次的行为为描述开始，以以最低层的结结构描述结束束，每个综合合步骤都是上上一层次的转转换。从自然语言表述述转换到VHHDL语言算算法表述，是是自然语言综综合。从算法表述转换换到寄存器传传输级（Reegisteer Traansferr Leveel，RTL）表述述，即从行为为域到结构域域的综合，是是行为综合。从RTL级表述述转换到逻辑辑门（包括触触发器）的表表述，即逻辑辑综合。从逻辑门表述转转换到版图表表述（ASIIC设计），或或转换到FPPGA的配置置网表文件，可可称为版图综综合或结构综综合。有了版图信息就就可以把芯片

25、片生产出来了了。有了对应应的配置文件件，就可以使使对应的FPPGA变成具具有专门功能能的电路器件件。显然，综综合器就是能能够自动将一一种设计表示示形式向另一一种设计表示示形式转换的的计算机程序序，或协助进进行手工转换换的程序。它它可以将高层层次的表述转转化为低层次次的表述，可可以从行为域域转化为结构构域，可以将将高一级抽象象的电路表述述（如算法级级）转化为低低一级的表述述（如门级），并并可以用某种种特定的硬件件技术实现（如如CMOS）。对设计者而言，在在高抽象层次次进行系统设设计，再利用用综合工具将将设计转化为为低层次的表表示，与直接接在低抽象层层次来设计系系统的情况相相比，类似于于一个程序员

26、员用高级语言言编程并用编编译器将程序序编译成机器器代码和直接接用机器代码码进行编程时时的情况。前前一种情况在在于设计者可可以将精力主主要集中于系系统级问题上上，而由于不不必关心低级级层次的设计计所面临的细细节问题，在在高抽象层次次上进行设计计和编程将花花费较少的时时间和精力，并并且减少错误误的发生。另一方面，尽管管（如图1-2所示）从从表面上看，VHDL等硬件描述语言综合器和软件程序编译器都不过是一种“翻译器”，它们都能将高层次的设计表达转化为低层次的表达，但它们却具有许多本质的区别。编译器将软件程程序翻译成基基于某种特定定CPU的机器器代码，这种种代码仅限于于这种CPUU而不能移植植，并且机

27、器器代码不代表表硬件结构，更更不能改变CCPU的硬件件结构，只能能被动地为其其特定的硬件件电路结构所所利用。如果果脱离了已有有的硬件环境境（CPU），机机器代码将失失去意义。此此外，编译器器作为一种软软件的运行，除除了某种单一一目标器件，即即CPU的硬件件结构外，不不需要任何与与硬件相关的的器件库和工工艺库参与编编译。因而，编编译器的工作作单纯得多，编编译过程基本本属于一种一一一对应式的的“翻译”行为。综合器则不同，同同样是类似的的软件代码（如如VHDL程序序），综合器器转化的目标标是底层的电电路结构网表表文件，这种种满足原设计计程序功能描描述的电路结结构不依赖于于任何特定硬硬件环境，因因此可

28、以独立立地存在，并并能轻易地被被移植到任何何通用硬件环环境中，如AASIC、FPGA等。换换言之，电路路网表代表了了特定的硬件件结构，因此此具备了随时时改变硬件结结构的依据。综综合的结果具具有相对独立立性。另一方方面，综合器器在将硬件描描述语言表达达的电路功能能转化成具体体的电路结构构网表过程中中，具有明显显的能动性和和创造性，它它不是机械的的一一对应式式的“翻译”，而是根据据设计库、工工艺库以及预预先设置的各各类约束条件件，选择最优优的方式完成成电路结构的的形成。这就就是说，对于于相同的VHHDL表述，综综合器可以用用不同的电路路结构实现相相同的功能。如图1-3所示示，与编译器器相比，综合合

29、器具有更复复杂的工作环环境，综合器器在接受VHHDL程序并并准备对其综综合前，必须须获得最终实实现设计电路路硬件特征相相关的工艺库库的信息，以以及获得优化化综合的诸多多约束条件。一一般地，约束束条件可以分分为3种，即设计计规则、时间间约束、面积积约束。通常常，时间约束束的优先级高高于面积约束束。设计优化化要求，当综综合器把VHHDL源码翻翻译成通用原原理图时，将将识别状态机机、加法器、乘乘法器、多路路选择器和寄寄存器等。这这些运算功能能根据VHDDL源码中的的符号，如加加减乘除。每每种运算都可可用多种方法法实现，如加加法可实现方方案有多种，有有的面积小，速速度慢；有的的速度快，面面积大。VHH

30、DL行为描描述强调的是是电路的行为为和功能，而而不是电路如如何实现。选选择电路的实实现方案正是是综合器的任任务。综合器器选择一种能能充分满足各各项约束条件件且成本最低低的实现方案案。现在的许许多综合器还还允许设计者者指定在做映映像优化时综综合器应付出出多大“努力”；“努力”一般可分为为低、中、高高三档。图1-2 编编译器和综合合功能比较 图1-3 VHDL综综合器运行流流程需要注意的是，VHDL（和Verilog）方面的IEEE标准主要指的是文档的表述、行为建模及其仿真，至于在电子线路的设计方面，VHDL（和Verilog）并没有得到全面的支持和标准化。这就是说，VHDL综合器并不能支持标准V

31、HDL的全集（全部语句程序），而只能支持其子集，即部分语句，并且不同的VHDL综合器所支持的VHDL子集也不完全相同。这样一来，对于相同VHDL源代码，不同的VHDL综合器可能综合出在结构和功能上并不完全相同的电路系统。对此，设计者应给予充分的注意。因此，对于不同同的综合结果果，不应对综综合器的特性性贸然作出评评价，同时在在设计过程中中，必须尽可可能全面了解解所使用的综综合工具的基基本特性。1.3.3 自顶向下设设计方法传统的电子设计计流程通常是是自底向上的的，即首先确确定构成系统统的最底层的的电路模块或或组件的结构构和功能，然然后根据主系系统的功能要要求，将它们们组合成更大大的功能块，使使它

32、们的结构构和功能满足足高层系统的的要求。以此此流程，逐步步向上递推，直直至完成整个个目标系统的的设计。例如如，对于一般般电子系统的的设计，使用用自底向上的的设计方法，必必须首先决定定使用的器件件类别和规格格，如74系列的器器件、某种RRAM和ROM、某类类CPU或单片片机以及某些些专用功能芯芯片等；然后后是构成多个个功能模块，如如数据采集控控制模块、信信号处理模块块、数据交换换和接口模块块等，直至最最后利用它们们完成整个系系统的设计。对于ASIC设设计，则是根根据系统的功功能要求，首首先从绘制硅硅片版图开始始，逐级向上上完成版图级级、门级、RRTL级、行行为级、功能能级，直至系系统级的设计计。

33、在这个过过程中，任何何一级发生问问题，通常都都不得不返工工重来。自底向上的设计计方法的特点点是必须首先先关注并致力力于解决系统统最底层硬件件的可获得性性，以及它们们的功能特性性方面的诸多多细节问题；在整个逐级级设计和测试试过程中，始始终必须顾及及具体目标器器件的技术细细节。在这个个设计过程中中的任一时刻刻，最底层目目标器件的更更换，或某些些技术参数不不满足总体要要求，或缺货货，或由于市市场竞争的变变化，临时提提出降低系统统成本，提高高运行速度等等不可预测的的外部因素，都都将可能使前前面的工作前前功尽弃。由此可见，在某某些情况下，自自底向上的设设计方法是一一种低效、低低可靠性、费费时费力，且且成

34、本高昂的的设计方法。在电子设计领域域，自顶向下下设计方法只只有在EDAA技术得到快快速发展和成成熟应用的今今天才成为可可能。自顶向向下设计方法法的有效应用用必须基于功功能强大的EEDA工具、具具备集系统描描述、行为描描述和结构描描述功能为一一体的VHDDL硬件描述述语言，以及及先进的ASSIC制造工工艺和FPGGA开发技术术。当今，自自顶向下的设设计方法已经经是EDA技术的的首选设计方方法，是ASSIC或FPGA开发发的主要设计计手段。在EDA技术应应用中，自顶顶向下的设计计方法就是在在整个设计流流程中各设计计环节逐步求求精的过程。一一个项目的设设计过程包括括从自然语言言说明到VHHDL的系统

35、统行为描述、系系统的分解、RTL模型的建立、门级模型产生，到最终的可以物理布线实现的底层电路，就是从高抽象级别到低抽象级别的整个设计周期。后端设计还必须包括涉及硬件的物理结构实现方法和测试（仍然利用计算机完成）。应用VHDL进进行自顶向下下的设计，就就是使用VHHDL模型在在所有综合级级别上对硬件件设计进行说说明、建模和和仿真测试。主主系统及子系系统最初的功功能要求在VVHDL里体体现为可以被被VHDL仿真真程序验证的的可执行程序序。由于综合合工具可以将将高级别的模模型转化为门门级模型，所所以整个设计计过程基本是是由计算机自自动完成的。人人为介入的方方式主要是根根据仿真的结结果和优化的的指标来

36、控制制逻辑综合的的方式和指向向。因此，在在设计周期中中，要根据仿仿真的结果进进行优化和升升级，以及对对模型及时的的修改，以改改进系统或子子系统的功能能，更正设计计错误，提高高目标系统的的工作速度，减减小面积耗用用，降低功耗耗和成本等。或或者启用新技技术器件或新新的IP核。在这这些过程中，由由于设计的下下一步是基于于当前的设计计，即使发现现问题或作新新的修改而需需从头开始设设计，也不妨妨碍整体的设设计效率。此此外，VHDDL优秀的可可移植性、EEDA平台的的通用性以及及与具体硬件件结构的无关关性，使得前前期的设计可可以容易地应应用于新的设设计项目，则则项目设计的的周期可以显显着缩短。因因此，ED

37、AA设计方法里里十分强调将将前一个VHHDL模型重重用的方法。此此外随着设计计层次的降低低，在低级别别上使用高级级别的测试包包来测试模型型也很重要并并有效。自顶而下的设计计方法能使系系统被分解为为各个模块的的集合之后，可可以对设计的的每个独立模模块指派不同同的工作小组组。这些小组组可以工作在在不同地点，甚甚至可以分属属不同的单位位，最后将不不同的模块集集成为最终的的系统模型，并并对其进行综综合测试和评评估。1.3.4 EDA技术术设计流程图1-4给出了了自顶向下设设计流程的框框图说明，它它包括以下设设计阶段：（1）提出设计计说明书，即即用自然语言言表达系统项项目的功能特特点和技术参参数等。（2

38、）建立VHHDL行为模模型，这一步步是将设计说说明书转化为为VHDL行为为模型。在这这一项目的表表达中，可以以使用满足IIEEE标准准的VHDLL的所有语句句而不必考虑虑可综合性。这这一建模行为为的目标是通通过VHDLL仿真器对整整个系统进行行系统行为仿仿真和性能评评估。在行为为模型的建立立过程中，如如果最终的系系统中包括目目标ASICC或FPGA以外外的电路器件件，如RAMM、ROM、接口口器件或某种种单片机，也也同样能建立立一个完整统统一的系统行行为模型而进进行整体仿真真。这是因为为可以根据这这些外部器件件的功能特性性设计出VHHDL的仿真真模型，然后后将它们并入入主系统的VVHDL模型型

39、中。事实上上，现在有许许多公司可提提供各类流行行器件的VHHDL模型，如如8051单片片机模型、PPIC16CC5X模型、803386模型等等。利用这些些模型可以将将整个电路系系统组装起来来。有的VHHDL模型既既可用来仿真真，也可作为为实际电路的的一部分。例例如，现有的的PCI总线模模型大多是既既可仿真又可可综合的。（3）VHDLL行为仿真。这这一阶段可以以利用VHDDL仿真器（如如ModellSim）对对顶层系统的的行为模型进进行仿真测试试，检查模拟拟结果，继而而进行修改和和完善。这一一过程与最终终实现的硬件件没有任何关关系，也不考考虑硬件实现现中的技术细细节，测试结结果主要是对对系统纯功

40、能能行为的考察察，其中许多多VHDL的语语句表达主要要为了方便了了解系统在各各种条件下的的功能特性，而而不可能用真真实的硬件来来实现。（4）VHDLL-RTL级级建模。如上上所述，VHHDL只有部部分语句集合合可用于硬件件功能行为的的建模，因此此在这一阶段段，必须将VVHDL的行行为模型表达达为VHDLL行为代码（或或称VHDLL-RTL级级模型）。这这里应该注意意的是，VHHDL行为代代码是用VHHDL中可综综合子集中的的语句完成的的，即可以最最终实现目标标器件的描述述。因为利用用VHDL的可可综合的语句句同样可以对对电路方便地地进行行为描描述，而目前前许多主流的的VHDL综合合器都能将其其

41、综合成RTTL级，乃至至门级模型。从从第3步到第4步，人工介介入的内容比比较多，设计计者需要给予予更多的关注注。（5）前端功能能仿真。在这这一阶段对VVHDL-RRTL级模型型进行仿真，称称为功能仿真真。尽管VHHDL-RTTL级模型是是可综合的，但但对它的功能能仿真仍然与与硬件无关，仿仿真结果表达达的是可综合合模型的逻辑辑功能。（6）逻辑综合合。使用逻辑辑综合工具将将VHDL行为为级描述转化化为结构化的的门级电路。在在ASIC设计计中，门级电电路可以由AASIC库中中的基本单元元组成。（7）测试向量量生成。这一一阶段主要是是针对ASIIC设计的。FPPGA设计的的时序测试文文件主要产生生于适

42、配器。对对ASIC的测测试向量文件件是综合器结结合含有版图图硬件特性的的工艺库后产产生的，用于于对ASICC的功能测试试。（8）功能仿真真。利用获得得的测试向量量对ASICC的设计系统统和子系统的的功能进行仿仿真。（9）结构综合合。主要将综综合产生的表表达逻辑连接接关系的网表表文件，结合合具体的目标标硬件环境进进行标准单元元调用、布局局、布线和满满足约束条件件的结构优化化配置，即结结构综合。（10）门级时时序仿真。在在这一级中将将使用门级仿仿真器或仍然然使用VHDDL仿真器（因因为结构综合合后能同步生生成VHDLL格式的时序序仿真文件）进进行门级时序序仿真，在计计算机上了解解更接近硬件件目标器

43、件工工作的功能时时序。对于AASIC设计计，被称为布布局后仿真。在在这一步，将将带有从布局局布线得到的的精确时序信信息映射到门门级电路重新新进行仿真，以以检查电路时时序，并对电电路功能进行行最后检查。这这些仿真的成成功完成称为为ASIC sign off。接接下去的工作作就可以将设设计提供给硅硅铸造生产工工序了。（11）硬件测测试。这是对对最后完成的的硬件系统（如如ASIC或FPGA）进进行检查和测测试。与其它的硬件描描述语言相比比，VHDLL具有较强的的行为仿真级级与综合级的的建模功能，这这种能远离具具体硬件，基基于行为描述述方式的硬件件描述语言恰恰好满足典型型的自顶向下下设计方法，因因而能

44、顺应EEDA技术发发展的趋势，解解决现代电子子设计应用中中出现的各类类问题。图1-4 自自顶向下的设设计流程1.4 EDDA技术的优优势在传统的数字电电子系统或IIC设计中，手手工设计占了了较大的比例例。一般先按按电子系统的的具体功能要要求进行功能能划分，然后后对每个子模模块画出真值值表，用卡诺诺图进行手工工逻辑简化，写写出布尔表达达式，画出相相应的逻辑线线路图，再据据此选择元器器件，设计电电路板，最后后进行实测与与调试。手工工设计方法主主要有以下缺缺点。复杂电路的设计计、调试十分分困难。由于无法进行硬硬件系统功能能仿真，如果果某一过程存存在错误，查查找和修改十十分不便。设计过程中产生生大量文

45、档，不不易管理。对于IC设计而而言，设计实实现过程与具具体生产工艺艺直接相关，因因此可移植性性差。只有在设计出样样机或生产出出芯片后才能能进行实测。相比之下，EDDA技术有很很大不同：（1）L子抽与到部描从而可可以在电子设设计的各个阶阶段、各个层层次进行计算算机模拟验证证，保证设计计过程的正确确性，可以大大大降低设计计成本，缩短短设计周期。（2）EDA工工具之所以能能够完成各种种自动设计过过程，关键是是有各类库的的支持，如逻逻辑仿真时的的模拟库、逻逻辑综合时的的综合库、版版图综合时的的版图库、测测试综合时的的测试库等。这这些库都是EEDA公司与与半导体生产产厂商紧密合合作、共同开开发的。（3）

46、某些HDDL语言也是是文档型的语语言（如VHHDL），极极大地简化设设计文档的管管理。（4）EDA技技术中最为瞩瞩目的功能，即即最具现代电电子设计技术术特征的功能能是日益强大大的逻辑设计计仿真测试技技术。EDAA仿真测试技技术只需通过过计算机就能能对所设计的的电子系统从从各种不同层层次的系统性性能特点完成成一系列准确确的测试与仿仿真操作，在在完成实际系系统的安装后后，还能对系系统上的目标标器件进行所所谓边界扫描描测试，嵌入入式逻辑分析析仪的应用。这这一切都极大大地提高了大大规模系统电电子设计的自自动化程度。（5）无论传统统的应用电子子系统设计得得如何完美，使使用了多么先先进的功能器器件，都掩盖

47、盖不了一个无无情的事实，即即该系统对于于设计者来说说，没有任何何自主知识产产权可言，因因为系统中的的关键性的器器件往往并非非出自设计者者之手，这将将导致该系统统在许多情况况下的应用直直接受到限制制。基于EDDA技术的设设计则不同，由由于用HDLL表达的成功功的专用功能能设计在实现现目标方面有有很大的可选选性，它既可可以用不同来来源的通用FFPGA/CCPLD实现现，也可以直直接以ASIIC来实现，设设计者拥有完完全的自主权权，再无受制制于人之虞。（6）传统的电电子设计方法法自今没有任任何标准规范范加以约束，因因此，设计效效率低，系统统性能差，开开发成本高，市市场竞争能力力小。EDA技术的设设计

48、语言是标标准化的，不不会由于设计计对象的不同同而改变；它它的开发工具具是规范化的的，EDA软件平平台支持任何何标准化的设设计语言；它它的设计成果果是通用性的的，IP核具有规规范的接口协协议。良好的的可移植与可可测试性，为为系统开发提提供了可靠的的保证。（7）从电子设设计方法学来来看，EDAA技术最大的的优势就是能能将所有设计计环节纳入统统一的自顶向向下的设计方方案中。（8）EDA不不但在整个设设计流程上充充分利用计算算机的自动设设计能力，在在各个设计层层次上利用计计算机完成不不同内容的仿仿真模拟，而而且在系统板板设计结束后后仍可利用计计算机对硬件件系统进行完完整的测试。对于传统的设计计方法，如

49、单单片机仿真器器的使用仅仅仅只能在最后后完成的系统统上进行局部部的软件仿真真调试，在整整个设计的中中间过程是无无能为力的。至至于硬件系统统测试，由于于现在的许多多系统主板不不但层数多，而而且许多器件件都是BGAA（Ball-Grid Arrayy）封装，所所有引脚都在在芯片的底面面，焊接后普普通的仪器仪仪表无法接触触到所需要的的信号点，因因此无法测试试。1.5 面向向FPGA的EDA开发流流程完整地了解利用用EDA技术进进行设计开发发的流程对于于正确地选择择和使用EDDA软件，优优化设计项目目，提高设计计效率十分有有益。一个完完整的、典型型的EDA设计流流程既是自顶顶向下设计方方法的具体实实施

50、途径，也也是EDA工具软软件本身的组组成结构。1.5.1 设计输入图1-5所示是是基于EDAA软件的FPGGA开发流程程框图，以下下将分别介绍绍各设计模块块的功能特点点。对于目前前流行的用于于FPGA开发发的EDA软件，图图1-5所示的的设计流程具具有一般性。图1-5 FFPGA的EDA开发流流程将电路系统以一一定的表达方方式输入计算算机，是在EEDA软件平平台上对FPPGA/CPPLD开发的的最初步骤。通通常，使用EEDA工具的的设计输入可可分为两种类类型。1图形输入图形输入通常包包括原理图输输入、状态图图输入和波形形图输入等方方法。状态图输入方法法就是根据电电路的控制条条件和不同的的转换方

51、式，用用绘图的方法法，在EDAA工具的状态态图编辑器上上绘出状态图图，然后由EEDA编译器器和综合器将将此状态变化化流程图形编编译综合成电电路网表。波形图输入方法法则是将待设设计的电路看看成是一个黑黑盒子，只需需告诉EDAA工具该黑盒盒子电路的输输入和输出时时序波形图，EDA工具即能据此完成黑盒子电路的设计。原理图输入方法法是一种类似似于传统电子子设计方法的的原理图编辑辑输入方式，即即在EDA软件的的图形编辑界界面上绘制能能完成特定功功能的电路原原理图。原理理图由逻辑器器件（符号）和和连接线构成成，图中的逻逻辑器件可以以是EDA软件库库中预制的功功能模块，如如与门、非门门、或门、触触发器以及各

52、各种含74系列器件件功能的宏功功能块，甚至至还有一些类类似于IP的功能块块。用原理图表达的的输入方法的的优点是显而而易见的，如如设计者进行行电子线路设设计不需要增增加新的诸如如HDL等的相相关知识；设设计过程形象象直观，适用用于初学或教教学演示；对对于较小的电电路模型，其其结构与实际际电路十分接接近，设计者者易于把握电电路全局；由由于设计方式式接近于底层层电路布局，因因此易于控制制逻辑资源的的耗用，节省省面积。然而，使用原理理图输入的设设计方法的缺缺点同样是十十分明显的，如如由于图形设设计方式并没没有得到标准准化，不同的的EDA软件中中的图形处理理工具对图形形的设计规则则、存档格式式和图形编译

53、译方式都不同同，因此图形形文件兼容性性差，难以交交换和管理；随着电路设设计规模的扩扩大，原理图图输入描述方方式必然引起起一系列难以以克服的困难难，如电路功功能原理的易易读性下降，错错误排查困难难，整体调整整和结构升级级困难。例如如，将一个44位的单片机机设计升级为为8位单片机几几乎难以在短短期内准确无无误地实现；由于图形文文件的不兼容容性，性能优优秀的电路模模块移植和再再利用十分困困难；由于在在原理图中已已确定了设计计系统的基本本电路结构和和组件，留给给综合器和适适配器的优化化选择的空间间已十分有限限，因此难以以实现用户所所希望的面积积、速度以及及不同风格的的综合优化，显显然，原理图图的设计方

54、法法明显偏离了了电子设计自自动化最本质质的涵义；在在设计中，由由于必须直接接面对硬件模模块的选用，因因此行为模型型的建立将无无从谈起，从从而无法实现现真实意义上上的自顶向下下的设计方案案。2硬件描述语语言文本输入入这种方式与传统统的计算机软软件语言编辑辑输入基本一一致，就是将将使用了某种种硬件描述语语言（HDLL）的电路设设计文本，如如VHDL或Verillog的源程程序，进行编编辑输入。可以说，应用HHDL的文本本输入方法克克服了上述原原理图输入法法存在的所有有弊端，为EEDA技术的的应用和发展展打开了一个个广阔的天地地。1.5.2 HDL综合合一般地，综合是是仅对应于HHDL而言的的。利用

55、HDDL综合器对对设计进行综综合是十分重重要的一步，因因为综合过程程将把软件设设计的HDLL描述与硬件件结构挂钩，是是将软件转化化为硬件电路路的关键步骤骤，是文字描描述与硬件实实现的一座桥桥梁。综合就就是将电路的的高级语言（如如行为描述）转转换成低级的的，可与FPPGACPLD的基基本结构相映映射的网表文文件或程序。当输入的HDLL文件在EDAA工具中检测测无误后，首首先面临的是是逻辑综合，因因此要求HDDL源文件中中的语句都是是可综合的。在综合之后，HHDL综合器器一般都可以以生成一种或或多种文件格格式网表文件件，如有EDDIF、VHDL、Verillog等标准准格式，在这这种网表文件件中用

56、各自的的格式描述电电路的结构。如如在VHDLL网表文件采采用VHDLL的语法，用用结构描述的的风格重新诠诠释综合后的的电路结构。整个综合过程就就是将设计者者在EDA平台上上编辑输入的的HDL文本、原原理图或状态态图形描述，依依据给定的硬硬件结构组件件和约束控制制条件进行编编译、优化、转转换和综合，最最终获得门级级电路甚至更更底层的电路路描述网表文文件。由此可可见，综合器器工作前，必必须给定最后后实现的硬件件结构参数，它它的功能就是是将软件描述述与给定的硬硬件结构用某某种网表文件件的方式对应应起来，成为为相应的映射射关系。如果果把综合理解解为映射过程程，那么显然然这种映射不不是惟一的，并并且综合

57、的优优化也不是单单纯的或一个个方向的。为为达到速度、面面积、性能的的要求，往往往需要对综合合加以约束，称称为综合约束束。1.5.3 布线布局（适适配）适配器也称结构构综合器，它它的功能是将将由综合器产产生的网表文文件配置于指指定的目标器器件中，使之之产生最终的的下载文件，如如JEDECC、Jam格式的的文件。适配配所选定的目目标器件（FFPGA/CCPLD芯片片）必须属于于原综合器指指定的目标器器件系列。通通常，EDAA软件中的综综合器可由专专业的第三方方EDA公司提提供，而适配配器则需由FFPGA/CCPLD供应应商提供。因因为适配器的的适配对象直直接与器件的的结构细节相相对应。逻辑综合通过

58、后后必须利用适适配器将综合合后网表文件件针对某一具具体的目标器器件进行逻辑辑映射操作，其其中包括底层层器件配置、逻逻辑分割、逻逻辑优化、逻逻辑布局布线线操作。适配配完成后可以以利用适配所所产生的仿真真文件作精确确的时序仿真真，同时产生生可用于编程程的文件。1.5.4 仿真在编程下载前必必须利用EDDA工具对适适配生成的结结果进行模拟拟测试，就是是所谓的仿真真。仿真就是让计算算机根据一定定的算法和一一定的仿真库库对EDA设计进进行模拟，以以验证设计，排排除错误。仿仿真是在EDDA设计过程程中的重要步步骤。图1-5所示的时时序与功能门门级仿真通常常由PLD公司的的EDA开发工工具直接提供供（当然也

59、可可以选用第三三方的专业仿仿真工具），它它可以完成两两种不同级别别的仿真测试试。（1）时序仿真真。就是接近近真实器件运运行特性的仿仿真，仿真文文件中已包含含了器件硬件件特性参数，因因而，仿真精精度高。但时时序仿真的仿仿真文件必须须来自针对具具体器件的适适配器。综合合后所得的EEDIF等网网表文件通常常作为FPGGA适配器的的输入文件，产产生的仿真网网表文件中包包含了精确的的硬件延迟信信息。（2）功能仿真真。它是直接接对VHDLL、原理图描描述或其它描描述形式的逻逻辑功能进行行测试模拟，以以了解其实现现的功能是否否满足原设计计要求的过程程，仿真过程程不涉及任何何具体器件的的硬件特性。不不经历适配

60、阶阶段，在设计计项目编辑编编译（或综合合）后即可进进入门级仿真真器进行模拟拟测试。直接接进行功能仿仿真的好处是是设计耗时短短，对硬件库库、综合器等等没有任何要要求。对于规规模比较大的的设计项目，综综合与适配在在计算机上的的耗时是十分分可观的，如如果每一次修修改后的模拟拟都必须进行行时序仿真，显显然会极大地地降低开发效效率。因此，通通常的做法是是，首先进行行功能仿真，待待确认设计文文件所表达的的功能满足设设计者原有意意图时，即逻逻辑功能满足足要求后，再再进行综合、适适配和时序仿仿真，以便把把握设计项目目在硬件条件件下的运行情情况。1.5.5 下载和硬件件测试把适配后生成的的下载或配置置文件，通过