FPGA的CMOS图像传感器控制时序的设计

1、【Word版本下载可任意编辑】 FPGA的CMOS图像传感器控制时序的设计CMOS图像传感器产生于20世纪80年代，由于当时CMOS工艺的制造技术不高，以至于传感器在应用中的杂讯较大，商品化的进程一直很慢。至今，随着工艺的不断提高，CMOS图像传感器的应用范围也不断扩大，涉及到数码产品、通讯、工业，医疗等各领域。与CCD相比，CMOS图像传感器具有体积小，功耗低，成本低等特点。Cypress公司的CMOS图像传感器IBIS5-B-1300是一款高性能、大动态范围的图像传感器。图像传感器的正常工作需要有正确的驱动时序信号，本文就图像传感器IBIS5-B-1300，给出采用VHDL语言设计的驱动时

2、序和仿真结果。 1 IBIS5-B-1300图像传感器 1.1 芯片简介 Cypress公司的IBIS5-B-1300将模拟图像获取、数字化和数字信号处理的功能集成在单一芯片中，是一款高性能的CMOS图像传感器。这款130万像素（1 2801 024）的 图像传感器可以采用SXGA或VGA格式输出，帧频可达27.5 fs（1 2801 024）或106 fs（640480）。 其主要特点如下： （1）6.7m的高填充因子像素单元。它可使器件的灵敏度较高，噪声较小。 （2）高的动态范围（单斜率积分下为64 dB）。当采用双斜率积分或多斜率积分时，动态范围可进一步提高。 （3）片载可调整增益和偏置

3、的输出放大器。它能使信号的抖动限制在片载10 b ADC的输入范围之内。 （4）片载40 MHz的10 b ADC。它可直接对输出模拟信号开展模数转换，该ADC在电气上与图像传感器分离，如果需要，可选择不经模数转换而直接输出模拟信号。 （5）随机开窗模式和亚采样模式。随机开窗模式可以只对感兴趣的区域开展读出；亚采样模式可以很好地满足图像压缩的需要。 （6）片载时序与控制逻辑序列发生器、内部存放器。它可使得设计者用较少的信号来控制传感器的工作。 1.2 工作原理 IBIS5-B-1300内部有12个存放器，提供传感器工作所需的参数及工作方式。对存放器写入的数据决定了传感器的工作状态。存放器的数据

4、写入接口有3种：并行接口、串 行三线接口、串行两线接口。可通过芯片的IF_MODE和SER_MODE管脚接不同的值来选择不同的数据接口模式（如下表1所示）。 并行接口使用16 b并行输入来载入新的存放器值。串行3线接口（或串转并接口）使用串行接口将数据移入存放器缓冲器，当完整的数据字移入存放器缓冲器时，数据字才 被载入当前正在编码的存放器。串行2线是一个单向的接口，本文暂不做分析。 IBIS5-B-1300具有两种快门方式：卷帘快门和同步快门，用存放器（0000）的bitO开展设定，“1”为卷帘快门，“0”为同步快门。时序如图1，图2所示。 在卷帘快门模式下，帧频Frame period=（N

5、r.Lines（RBT+Pixel Period*Nr.Pixels）。 在同步快门模式下，帧频Frame period=“Tint”+Tread out=“TInt”+（Nr.Lines（RBT+Pixel PeriodNr.Pixels）。其中，TInt为积分（曝光）时间；Nr.Lines为每帧读出的行数；Nr.Pixels为每行读出的像素数；RBT为行空白时间（典型值为3.5 ms）；Pixel Period为140 MHz=“25” ns。 卷帘快门中有两个y方向的移位存放器，一个指向正在被读出的行，另一个指向正在被复位的行，两个指针由同一时钟y_clock（行时钟）驱动，它们之间的差

6、值代表了光积分时间。在卷帘快门模式下，像素的读出和复位同时开展，每行像素的复位和读出是顺序开展的（见图3）。像素的积分时间可以通过存放器INT_TIME来修改。在这种模式下，像素在不同的时刻感光，因而在采集动态图像时会产生模糊。 同步快门模式下，所有像素的光积分在同一时刻开展的。所有像素同时被复位，在经过光积分后，像素的值被存储在每个像素的存储节点上，然后逐行依次读出。像素的光积分和读出是串行的，在像素读出时，积分被禁止，因而可以防止卷帘快门所产生的动态图像模糊的问题。此外，同步快门支持多斜率积分，可获得比卷帘快门更高的动态范围。 综上分析，在使用这款成像器芯片时，对快门方式要根据应用的场合开

7、展选择，在对快速运动的物体开展捕获或要求有高的动态范围时应选择同步快门；而在对图像的帧速 率要求较高或要对图像开展连续采集时应选择卷帘快门。 2 基于FPGA的CMOS控制时序的设计 2.1 现场可编程门阵列FPGA 随着集成电路的发展，大规模可编程逻辑器件广泛用于电路设计领域，它具有功耗低，可靠性高的特点，同时大大减小了电路板的尺寸。FPGA的内部构造决定了FPGA在时序设计方面的优越性。该设计选用Xilinx公司的Spartan3系列FPGA芯片XC3$50作为硬件设计平台。Spar-tan3基于VirtexFPGA架构，采用90 nm技术，8层金属工艺，内嵌硬核乘法器和数字时钟管理模块。

8、从构造上看，它将逻辑、存储器、数字运算、数字处理器、IO以及系统管理资源完美地结合在一起，使之具有更高层次、更广泛的应用。 2.2 控制时序的设计 该设计采用VHDL硬件描述语言，根据自顶向下的设计方法，将时序控制部分分为三个模块：复位模块、存放器配置模块和快门模块。由于存放器有两种配置方式，快门模式也有两种，因而后两部分都可以再细分为两个小模块。三个大的模块有严格的先后关系，必须在前一模块已完成后，才可开始后一模块。图4显示模块的划分及其关系。 复位模块是用来产生图像传感器所需的SYS_RE_SET信号，使传感器正常复位，内部存放器清零，为存放器的配置做好准备。 存放器配置模块是用来配置图像

9、传感器内部的12个存放器，提供传感器工作所需的参数和方式。其中，参数有积分时间、积分方式（单斜率或多斜率）、X序列发生器的时钟间隔、SS序列发生器的时钟间隔、亚采样方式、开窗位置及大小等。 快门模块用于产生传感器工作所需的一些控制信号，针对快门方式的不同给出所需的时序控制信号。在同步快门的设计中，该设计采用单斜率积分，在此设计根底上多斜率积分容易实现。 该设计采用VHDL对各模块时序开展编程。其中，快门模块使用状态机来实现各状态之间的转换（图5显示了卷帘模块的状态转移图，图6显示了同步快门的状态转移图）。全局时钟和ADC时钟采用DCM即数字时钟管理单元来实现。 3 实验结果 3.1 仿真结果 时序控制电路设计完毕后，需要对各部分开展功能仿真、逻辑综合以及综合后仿真，对整个系统开展综合、布局布线，完成时序仿真。对各模块编程并仿真通过后，将各模块加载到主函数top中，采用并行的存放器配置方式，对卷帘和同步两种快门方式开展仿真，在Modelsim中的仿真结果如图7，图8所示。 3.2 成像结果 将此驱动时序应用于相机系统，在全帧输出模式（1 2801 024）下，对鉴别率靶和静物开展拍摄，实验结果如图9，图10所示。由所拍摄结果可以看出，图像清晰稳定，无明显变形，CMOS图像传感器满足了成像的需求。 4 结语 图