集成计数器试验报告

1、福建农林大学计算机与信息学院信息工程类实验报告系：计算机系专业:计算机科学与技术年级:07级姓名： 学号：实验课程：数字电子技术基础实验室号： 实验设备号：9 实验时间： 2008-12-16指导教师签字： 成绩： 实验五集成计数器、实验目的和要求1、学会用触发器构成计数器2、熟悉集成计数器。3、掌握集成计数器的基本功能。二、实验原理计数器是数字系统中用的较多的基本逻辑器件， 它的基本功能是统计时钟脉 冲的个数，即实现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列 等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。计数器的种类很多。按构成计数器中的各触发器是否使用一个

2、时钟脉冲源来 分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、 十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加 法计数器、减法计数器和可逆计数器；还有可预置数等等。1、用D触发器构成异步二进制加法/减法计数器计数脉冲CP清零脉冲CR图5-1 3位二进制异步加法器如上图5-1所示，是由3个上升沿触发的D触发器组成的3位二进制异步加法器。图中各个触发器的反相输出端与该触发器的 D输入端相连，就把D触发器转换成为计数型触发器T。将上图加以少许改变后，即将低位触发器的 Q端与高一位的CP端相连，就 得到3位二进制异步减法器，如下所示：计数脉冲CP港零脉冲

3、CR图5-2 3位二进制异步减法器2、异步集成计数器74LS9074LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能,它由一个二进制计数器和一个五进制计数器构成。 其引脚排列图和功能表如下所 示:RESETS SET INPUTSOUTPUTSMRRESETS SET INPUTSOUTPUTSMR1MRNS1ms2005 9HHLXLL LHHXLLL LXXHHHL LLXLXCeki ntXLXLGtxjntLXXLCountXLLXCountH = HIGH Vo 归产 La 呻 I _ = LOW Willie Level K = Lon t CaneCOUNTO

4、UTPUTQa 5 Q工 口3LaL L L LL1H L L LH2L H L L3HULL4L L H I5H L H I6L H H L7H H H L8L -L HgH L L H表5-1 74LS90的功能表3、4位二进制同步计数器74LS161该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以用接计数器使用。它的管脚排列如图5-4所示：Vcc TC QoQi 。2CET PElei m lui m nTi nil wi rr1 | 2 | 3 |4| 5 | 6 | 7 | | 8*RCPP0 PjP2P3CE GND图5-4 74LS161 管脚排列图

5、它的功能表如下：PEParallel Enable (Active LOW) inputP0-P3Parallel InputsCEPCount Enable Parallel InputCETCount Enable TricKle InputCPClock (Active HIGH Going Edge) InputMR Master Reset (Active LOW) InputSRSynchronoLis Reset (Active LOWi InputQ0-Q3 Parallel Outputs (Note b)TCTerminal Count Output (Note b)表5-

6、2 74LS161 功能表从逻辑图和功能表可知，该计数器具有清零信号 MR,使能信号CEP CET 置数信号PE时钟信号CP和四个数据输入端P0P3四个数据输出端Q0Q3 以及进位输出TC,且TC=Q0 Q1 Q2Q3- CET三、主要仪器设备1、仪器双踪示波器，数字万用表，脉冲源（可取自信号源模块）。2、器件 TOC o 1-5 h z 74LS74双上升沿D触发器2 片74LS90异步集成计数器1 片74LS1614位二进制同步计数器1 片74LS248共阴极译码驱动器1 片四、操作方法与实验步骤以下实验均在数字逻辑电路实验箱IC插座模块上进行，具体的芯片插法与前述实验相同，区别在于芯片的

7、功能引脚不同，芯片之间的连接方法不同。1、用D触发器构成3位二进制异步加法计数器。计数脉冲CP港零脉冲CRQo QoQ Qi 102 nt按上图连线，清零月冲CR接至逻辑电平开关输出插孔，将低位CP端接 单次脉冲源，输出端 Q2、Qt Q0接逻辑开关电平显示插孔，各清零端和置位端 CLR 而接高电平“1”。（这里的CLR、而与附录三74LS74的弓|脚图一致）清零后，逐个送入单次脉冲，观察并列表记录 Q2Q0勺状态。将单次脉冲改为1Hz的连续脉冲，观察并列表记录 Q2Q0勺状态。将1Hz的连续脉冲改为1KHz的连续脉冲，用示波器观察 CR Q2、Q1、 Q0端的波形，描绘之。2、用D触发器构成

8、3位二进制异步减法计数器。0303实验方法及步骤同上，记录实验结果。3、测试74LS90的逻辑功能与别的芯片不同的是74LS90的第5脚接Vcc,第十脚接GND参考表5-1和图5-3。MS1 MS2 MR1 MR绵接“0”，计数脉冲由单次脉冲 源提供。有两种不同的计数情况：如果从 CLK0端输入，从Q0端输出，则是二进 制计数器；如果从CLK1端输入，从Q3 Q2, Q1输出。则是异步五进制加法计数 器;当Q0和CLK1端相连，时钟脉冲从CLK啾输入，从Q3 Q2 Q1, Q0端输出， 则是8421码十进制计数器；当CLK0端和Q3端相连，时钟脉冲从CLK1端输入， 从Q3, Q2, Q1,

9、Q0端输出，则是对称二一五混合十进制计数器。输出端Q3 Q2Q1、Q0接一译码器74LS248,经过译码后接至数码管单元的共阴数码管。自拟表格记录这两组不同连接的实验结果。4、测试74LS161的逻辑功能具体的测试方法同实验内容 2, 3,只是74LS161的管脚分布不同，功能不 同。同样需要将74LS161的输出经过译码后在数码管上显示出来，关于 74LS161 的功能及用法，74LS248的功能及用法请参考有关资料。五、实验内容及实验数据记录1、用D触发器构成3位二进制异步加法计数器。 )2345673 cp _FLFWUUVirL 6 dL_T-Lr-L_O_ Q* r. I |j 。工

10、l|2、用D触发器构成3位二进制异步减法计数器。它是由3个上升沿触发的 D触发器组成的3位二进制异步加法器。图中各个触发器的反相输出端与该触发器的 D输入端相连，就把D触发器转换成为计数型触发器 To波形类似于减法计数器。3、测试74LS90的逻辑功能如下图为74LS90 十进制计数器fgl回回回国向E |b回回日Ol CJ Q L N罢二手邕芟其输入输出为:AWtBieu近9的（5。加 Qa招MJ;. .1-tJaXX口J-口口口 0漕n.XXL1X 1 0 Q 1皆。* :1QBJh 出万帝制订姮o XX 中CiCkS 5曲 it3CLECD 码XUX口=LIQEEE 珀比 5J2LBCD

11、 总。珈虻数11不与4、测试74LS161的逻辑功能Vcc 1C 3 用GtT PE词ri网 向同 同nn rnLI I -1 I ; I LJ I I lJ TRT CP P(j P1 艺 内 CP GNL它的功能表如下:PEPrallRl FmNs (Aetivp I OW) In pulFjj 一户3Para Del I nputsCEPCount Enable Parallel InputGETGoum Enable Trickle InputGE. Clock (Active HIGII Going Edge) InputMRMaster Rest (Active LOW)InputSynchronous Reset (Acti ve LOW) InputRjiQjParallel Outputs (Nats biTDTerminal Count OulpLit (Noteo)I- R3T)J能&六.实验数据处理与分析1、用D触发器构成3位二进制异步加法计数器。在构成二进制异步减法计数器时，也可以不改变进位信号，