可编程逻器件

1、可编程逻器件第1页，共32页，2022年，5月20日，7点12分，星期二主要内容可编程逻辑器件的发展进程和分类复杂可编程逻辑器件（CPLD）现场可编程门阵列（FPGA）可编程逻辑器件的编程与配置可编程逻辑器件应用选择原则第2页，共32页，2022年，5月20日，7点12分，星期二2.1 概述2.1.1 PLD的发展进程 PLD（Programmable Logic Device）器件的发展经历了以下四个发展阶段：可编程只读存储器PROM和可编程逻辑阵列PLA；可编程阵列逻辑PAL；通用可编程阵列逻辑GAL；复杂可编程逻辑器件CPLD和现场可编程门阵列FPGA。第3页，共32页，2022年，5月

2、20日，7点12分，星期二2.1.2 PLD的分类1. 依据可编程逻辑器件的集成度分类第4页，共32页，2022年，5月20日，7点12分，星期二2.1.2 PLD的分类（续）2. 依据互连结构分类 分为确定型和统计型3. 依据可编程特性分类 分为一次可编程和重复可编程4. 依据可编程器件的编程元件分类熔丝型开关：一次可编程，需要较大的编程电流；可编程低阻电路元件：多次编程，需中等编程电压；EPROM编程元件：需要有石英窗口，紫外线擦除；EEPROM编程元件：可多次编程，电擦除；SRAM编程元件：可在线无限次编程。第5页，共32页，2022年，5月20日，7点12分，星期二2.2复杂可编程逻辑

3、器件（CPLD） CPLD大都采用各种分区阵列结构，每个区域内部相当于一个小规模的PLD，各区域之间通过可编程全局互连总线连接，构成较大规模的CPLD器件。第6页，共32页，2022年，5月20日，7点12分，星期二1MAX7000系列器件的基本结构 MAX7000系列器件主要由216个逻辑阵列块LAB(Logic Array Block)、216个I/O控制模块和一个可编程互连阵列PIA(Programmable Interconnect Array)三部分构成。第7页，共32页，2022年，5月20日，7点12分，星期二2MAX7000系列器件的逻辑宏单元结构 MAX7000系列器件中的逻

4、辑宏单元是器件实现逻辑功能的主体，它主要由逻辑阵列、乘积项选择矩阵和可编程寄存器三个功能块组成，每一个宏单元可以被单独地配置为时序逻辑或组合逻辑工作方式。第8页，共32页，2022年，5月20日，7点12分，星期二2MAX7000系列器件逻辑宏单元结构（续1） 逻辑阵列功能模块 每个LAB有16个共享扩展项，每一个共享乘积项可以被LAB内任何一个或全部宏单元使用和共享，以便实现复杂的逻辑函数。第9页，共32页，2022年，5月20日，7点12分，星期二2MAX7000系列器件逻辑宏单元结构（续2） 逻辑阵列功能模块 除共享乘积项外可使用并联扩展乘积项实现复杂逻辑函数。此时，最多允许20个乘积项

5、直接传送到逻辑宏单元的“或”逻辑中，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是从同一个LAB中相邻宏单元借用的。第10页，共32页，2022年，5月20日，7点12分，星期二2MAX7000系列器件逻辑宏单元结构（续3）乘积项选择矩阵功能模块 该模块接收来自逻辑阵列传送给本逻辑宏单元的各个乘积项，经过选择后，一部分经或门形成组合逻辑函数的输出；一部分作为控制信号，传送到可编程寄存器功能块，作为寄存器的置位、复位、时钟和时钟使能信号。可编程寄存器功能模块 由可编程配置寄存器和时钟选择多路选择器、快速输入选择多路选择器、复位选择多路选择器、寄存器旁路选择多路选择器等组成，对寄存器的工作

6、方式进行灵活配置。 第11页，共32页，2022年，5月20日，7点12分，星期二3MAX7000系列器件的I/O控制模块 IO控制块允许每个IO引脚单独被配置为输入、输出或双向工作方式。所有IO引脚都有一个三态缓冲器，三态缓冲器的使能控制信号来自一个4选1多路选择器，通过它可以选择使用两个全局的输出使能信号之一，或者是地(GND)电平，或者是电源(VCC)电平作为三态缓冲器的使能信号。 第12页，共32页，2022年，5月20日，7点12分，星期二4MAX7000系列器件的PIA 器件上的所有的LAB是通过在可编程互连阵列(PIA)上布线，以相互连接构成所需的逻辑。PIA这个全局总线是一种可

7、编程的通道，它可以把器件中任何信号源连接到任何一个目的地。器件中的所有专用输入、I/O引脚和逻辑宏单元输出都连接到PIA，而由PIA将这些信号传送到器件的各个地方。只有每个LAB各自需要的信号才布置从PIA到LAB的连线。 第13页，共32页，2022年，5月20日，7点12分，星期二2.3 现场可编程门阵列（FPGA）2.3.1 FPGA的基本工作原理第14页，共32页，2022年，5月20日，7点12分，星期二2.3.2 FLEX10K系列器件的基本结构 FLEX10K系列器件是工业界第一个嵌入式PLD系列器件，它采用了SARM制造工艺和灵活逻辑单元阵列FLEX(Flexible Logi

8、c Element Matrix)结构。第15页，共32页，2022年，5月20日，7点12分，星期二2.3.2 FLEX10K系列器件的基本结构（续1）1逻辑阵列块LAB 每个逻辑阵列块LAB由8个相邻的逻辑单元LE，以及与相邻的LAB相连的进位链和级联链、LAB控制信号、LAB局部互连通道等组成。第16页，共32页，2022年，5月20日，7点12分，星期二2.3.2 FLEX10K系列器件的基本结构（续2）2逻辑单元LE 每个LE包含一个能快速产生4变量的任意逻辑函数输出的4输入查找表LUT，以及一个带同步使能的可编程触发器、与相邻LE相连的进位链和级联链。第17页，共32页，2022年

9、，5月20日，7点12分，星期二2.3.2 FLEX10K系列器件的基本结构（续3）2逻辑单元LE FLEX10K系列器件结构中提供了两条专用高速数据通道，用于连接相邻的LE，并且不占用局部互连通道，这就是进位链和级联链。第18页，共32页，2022年，5月20日，7点12分，星期二2.3.2 FLEX10K系列器件的基本结构（续4）3嵌入式阵列块EAB FLEX10K系列器件的嵌入式阵列块是输入和输出端带有寄存器的片内RAM阵列块，可用于实现通用阵列逻辑。EAB相当于一个大规模的查找表LUT，它可编程快速实现多位数字乘法器、数字滤波器和微控制器等复杂逻辑功能，比一般的外存储器有更大的灵活性。

10、第19页，共32页，2022年，5月20日，7点12分，星期二2.3.2 FLEX10K系列器件的基本结构（续5）4快速互连通道 快速互连通道是由遍布于整个器件中的“行互连”和“列互连”组成的。每行的LAB有一个专用的“行互连”，“行互连”可以驱动I/O引脚，并将信号传送到同一行中的其他LAB中。“列互连”连接各行，同时也能够驱动I/O引脚。 。第20页，共32页，2022年，5月20日，7点12分，星期二2.3.2 FLEX10K系列器件的基本结构（续6）5输入输出单元IOE 器件的I/O引脚是由输入输出单元IOE驱动的。IOE位于快速互连通道行和列的末端，包含一个双向的I/O缓冲器和一个触

11、发器，这个触发器可以用作需要快速建立时间的外部数据输入寄存器，也可以作为要求快速“时钟到输出”性能的数据输出寄存器。第21页，共32页，2022年，5月20日，7点12分，星期二2.3.3 Cyclone器件介绍器件EP5EP8EP20EP35EP50EP70逻辑单元4608825618752332163052868416M4K RAM块（4KB512校验比特）263652105129250总比特数1198081658882396164838405944321152000嵌入1818位乘法器1318263586150PLLs224444最多用户管I/O脚142182315475450622差分

12、通道5575125200192275表2.3 Cyclone 系列器件特性参数 Cyclone是Altera公司在第一代Cyclone系列的基础上开发的一款低成本、高性价比的FPGA。采用了全铜层90nm低k绝缘工艺，1.2VSRAM工艺设计，在300nm园晶片上生产。提供了460868416个逻辑单元（LE），并具有一整套最佳的功能，包括1818位乘法器、专用外部存储接口电路、4K位嵌入式存储块、锁相环（PLL）和高速差分I/O等功能。第22页，共32页，2022年，5月20日，7点12分，星期二2.3.3 Cyclone器件介绍（续）封装尺寸/nmnmEP5EP8EP20EP35EP50E

13、P70144-pin TQFP/16168985208-pin PQFP/30.630.6142138256-pin FineLine BGA/1717182152484-pin FineLine BGA/2323315322294672-pin FineLine BGA/2727475450422896-pin FineLine BGA/3131622表2.4 Cyclone器件封装和最多用户I/O管脚数配置器件支持Cyclone器件EP5EP8EP20EP35EP50EP70EPCS1是EPCS4是是是EPCS16是是是是是是EPCS64是是是是是是表2.5 Cyclone FPGA的专用

14、配置器件第23页，共32页，2022年，5月20日，7点12分，星期二2.4 可编程逻辑器件的编程与配置大规模可编程逻辑器件的编程和配置工艺：基于EEPROM或Flash技术的编程工艺 这种工艺的优点是掉电后编程信息不会丢失，但编程次数有限，编程速度不快。基于SRAM LUT的编程工艺 信息是保持在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，需要重新载入编程信息。因此该类器件中的编程一般称之为配置（Configure），可配制的次数几乎是无限的，而且在线时可随时更改配置数据。 通常将编程数据下载到可编程逻辑芯片的过程，对于CPLD来讲我们称之为编程，而对于FPGA来讲我们称之

15、为配置。第24页，共32页，2022年，5月20日，7点12分，星期二2.4.1 CPLD的在系统编程引脚描述功能TDI测试数据输入测试指令和编程数据的串行输入引脚，数据在 TCK的上升沿移入。TDO测试数据输出测试指令和编程数据的串行输出引脚，数据在 TCK的下降沿移出。如果没有数据移出，该引脚处于高阻状态。TMS测试模式选择控制信号输入引脚，负责TAP控制器的状态转换。TCK测试时钟输入BST电路的时钟信号。TRST测试复位输入BST电路的异步复位信号，低电平有效，在IEEE规范中是可选的。引脚 12345678910JTAG模式TCKGNDTDOVCCTMS-TDIGNDPS模式DCKG

16、NDCONF_DONEVCCnCONFIG-nSTAUS-DATAA0GNDJTAG接口引脚功能表ByteBlaster接口信号定义表第25页，共32页，2022年，5月20日，7点12分，星期二2.4.1 CPLD的在系统编程（续1）JTAG模式对单片CPLD进行编程下载：第26页，共32页，2022年，5月20日，7点12分，星期二2.4.1 CPLD的在系统编程（续2）JTAG模式对多片CPLD进行编程下载：第27页，共32页，2022年，5月20日，7点12分，星期二2.4.2 FPGA的配置方式 通过两个模式选择引脚MSEL1和MSEL0上的电平设定，FPGA可以使用6种配置模式：A

17、S 主动串行配置模式PS 被动串行模式PPS 被动并行同步模式PPA 被动并行异步模式PSA 被动串行异步模式JTAG模式第28页，共32页，2022年，5月20日，7点12分，星期二2.4.2 FPGA的配置方式（续1） 利用PC机的并行接口或者USB接口，通过ByteBlaster下载电缆，对Altera的FPGA器件进行PS模式在线可重配置ICR方式：第29页，共32页，2022年，5月20日，7点12分，星期二2.4.2 FPGA的配置方式（续2） 使用EPCS系列配置器件对Cyclone、Cyclone系列的FPGA进行AS模式配置方式：第30页，共32页，2022年，5月20日，7点12分，星期二2.5 可编程逻辑器件应用选择原则按照器件的逻辑资源量进行选择按照可编程逻辑器件的功耗进项选择按照芯片的工作速度进行选择按照芯片的封装形式进行选择选择可编程逻辑器件的其它因素 第31页，共32页，2022年，5月20日，7点12分，星期二本章小结PLD的最大特点是采用软件编程