汽车尾灯控制电路设计综述

1、1、EDA技术发展及介绍1.1EDA技术的介绍EDA是电子设计自动化（ElectronicDesignAutomation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的看法发展而来的。EDA技术是以计算机为工具，依据硬件描述语言HDLHardwareDescriptionlanguage）完成的设计文件，自动地完成逻辑编译、化简、切割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。硬件描述语言HDL是相对于一般的计算机软件语言，如：C、PASCAL而言的。HDL语言使用与设计硬件电子系统

2、的计算机语言，它能描述电子系统的逻辑功能、电路构造和连接方式。设计者可利用HDL程序来描述所希望的电路系统，规定器件构造特色和电路的行为方式；而后利用综合器和适配器将此程序编程能控制FPGA和CPLD内部构造，并实现相应逻辑功能的的门级或更基层的构造网表文件或下载文件。目前，就FPGA/CPLD开发来说，比较常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。1.2EDA技术的发展可将EDA技术分为三个阶段。1）七十年代为CAD阶段，人们开始用计算机辅助进行IC领土编写、PCB布局布线，代替了手工操作，产生了计算机辅助设计的看法。2）八十年代为CAE阶段，与CAD对比，除了纯粹的图形

3、绘制功能外，又增添了电路功能设计和构造设计，并且经过电气连接网络表将二者结合在一起，实现了工程设计，这就是计算机辅助工程的看法。CAE的主要功能是：原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。3）九十年代为ESDA阶段，尽管CAD/CAE技术获得了巨大的成功，但并无把人从深重的设计工作中完全解放出来。在整个设计过程中，自动化和智能化程度还不高，各种EDA软件界面千差万别，学习使用困难，并且互不兼容，直接影响到设计环节间的1连接。基于以上不足，人们开始追求：贯彻整个设计过程的自动化，这就是ESDA即电子系统设计自动化。1.3EDA技术的发展趋向目前的EDA家产正处在一场大改革的前

4、夜，对更低成本、更低功耗的无止境追乞降愈来愈短的产品上市压力正迫使IC供应商供应采纳0.13m或以下的千万门级的系统芯片，而这些系统芯片的高复杂性设计更加依赖于EDA供应商供应崭新的设计工具和方法以实现模拟前后端、混杂信号和数字电路的完好整合。可是，这些新的需求为今世EDA工具和设计方法带来了许多新的挑战与机遇。比方，如何在工艺上防范模拟电路与数字电路之间的搅乱；现有的大部份EDA工具最多只好办理百万门级设计规模，跟着IC设计向千万门级以上规模发展，现有EDA工具和方法一定进行升级。如何交融各EDA供应商的工具，以便向IC设计界供应更高效能和更方便的RTL-to-GDSII或Conc-ept-

5、to-GDSII整合设计环境；为保证深亚微米(0.13m或以下)和更低内核工作电压(1.8V或以下)时代的信号完好性和设计时序收敛，一定采纳新的设计方法。半导体工艺的每一次跃升都促使EDA工具改变自己，以适应工艺的发展；反过来EDA工具的进步又推进设计技术的发展。可以说EDA工具是IC设计家产的背后推手。系统芯片（SOC）正在迅速地进入主流产品的行列。由此引起的“芯片就等于整机”的现象，将对整个电子家产形成重要的冲击。各种迹象表示，整个电子家产正在酝酿着一场深刻的家产重组，这将为好多新兴的企业供应进入这一行业的最正确。22、整体方案设计2.1设计内容要求设计一个汽车尾灯控制电路，汽车尾部左右双

6、侧各有3个指示灯(用发光二极管模拟)，当在汽车正常运转时指示灯全灭；在右转弯时，右边3个指示灯按右循环顺序点亮（R1R2R3全灭R1）时间间隔0.5S（采纳一个2HZ的方波源）；在左转弯时，左边3个指示灯按左循环序次点亮（L1L2L3全灭L1）；汽车倒车或暂时刹车时，所有指示灯准时钟信号同步闪耀。2.2设计方案比较方案一：由单片机AT89S52来实现汽车尾灯控制电路的设计，外头电源采纳+5V电源供电，时钟由12MHZ的晶振产生，经过按键的状态来检测汽车的执行状态，中央办理器由AT89S52单片机来完成，汽车执行状态由左右双侧的各三个LED发光二极管来模拟。这类方案，构造简单简单掌握，各部分电路

7、实现起来都特别简单，在传统的汽车尾灯设计中也应用得较为广泛，技术成熟。其原理框图如图2-1：电源供电电路时钟产生电路按键控制电路AT89S52单片机左转指示灯L2、L1、L0右转指示灯L2、L1、L0图2-1单片原理实现框图方案二：基于现场可编程逻辑门阵列FPGA，经过EDA技术，采纳VerilogHDL硬件描述语言实现汽车尾灯控制电路设计。程序设计思想为：对输入信号采纳四种状态进行优先编码实现A1、A0的组合，由时钟触发环形技术器进行环形计数，输出中间状态Q2、Q1、Q0，再经过组合逻辑电路输出结果状态。其框图如图2-2：3I3I0A1、A0组4种状态优先级编码合逻辑CLKQ2、Q1、Q0电

8、路环形计数器图2-2汽车尾灯电路控制框图2.3方案论证经过方案一二的比较，可以看出方案一的设计使用分立元件电路较为多，所以会增加电路调试难度，且电路的不稳固性也会随之增添，而采纳FPGA芯片实现的电路，由于在整体性上较好，在信号的办理和整个系统的控制中,FPGA的方案能大大减少电路的体积,提高电路的稳固性。其余其先进的开发工具使整个系统的设计调试周期大大缩短，一般来讲，相同的逻辑，基于FPGA要比基于单片机要快好多，因为它们工作的原理是完好不一样的。单片机是基于指令工作的，相同的激励到达单片机后，单片机第一要判断，而后读取相应的指令，最后作出相应，这每一步都是需要在单片机的时钟驱动下一步步的进

9、行。而基于FPGA则是把相应的逻辑“暂时”固化为硬件电路了，它对激励作出的响应速度就是电信号从FPGA的一个管脚流传另一个管脚的流传速度，自然这指的是异步逻辑，同时电信号也要在芯片内进行一些栅电容的充放电动作，但这些动作都是特别特别快的。2.4方案选择结合现代汽车的整体性能的提高，也对其各个部件的性能提出了更高的要求，特别在现代SOC技术的引领下，人们对低故障、高及时、高靠谱、高稳固的性能更加喜爱，结合本设计的要求及综合以上比较的状况，我们选择了基于FPGA的汽车尾灯控制电路方案。43、单元模块设计本设计由现场可编程门矩阵（FPGA）作为控制芯片，经过VreilogHDL硬件描述语言设计，运用

10、自顶而下的设计思想，按功能逐层切割实现层次化的设计。整体设计方案为由按键（I3、I2、I1）状态模拟汽车的行驶状态输入，经过优先级编码器编码为拥有优先级的A1、A0状态量；而尾灯的循环点亮状态由环形计数器来实现，与时钟频率同步闪耀状态准时钟状态取反来实现。下边介绍主要模块的功能及作用。3.1有源晶振电路图3-1有源晶振电路采纳有源晶抖擞为时钟信号源，它是一个完好的振荡器，其内部除了石英晶体外还有阻容软件和晶体管，有源晶振信号质量好，比较稳固，并且连接方式比较简单。主要是作为电源滤波，平常使用的为一个电容和电感构成的PI型滤波网络，输出端使用一个小阻值电阻过滤信号。串电阻可减小反射波，防范反射波

11、叠加引起过冲，减少谐波以及阻抗般配，减小回波搅乱及以致的信号过冲。因为本设计所用的为20MHZ的晶振，而20MHz以下的晶体晶振基本上都是基频的器件，稳固度好，20MHz以上的大多是谐波的（如3次谐波、5次谐波等等），稳固度差，所以我们使采纳频的器件，毕竟倍频用的PLL电路需要的周边配置主若是电容、电阻、电感，其稳固度和价格方面远远好于晶体晶振器件。53.2供电电路图3-2供电电路本设计中使用到了三个电源，第一是+5V的电源，用于为上拉电阻供应电压；第二是+3.3V电源，用于为FPGA芯片供应工作电压；第三是+2.5V电源，用于为FPGA芯片内核工作供应电压。在FPGA芯片管脚上，+2.5V电

12、源一定接在内核电源输入端(VCCINT)上，而VCCIO是芯片输入输出引脚工作电源，依据输入输出的设备不一样，可以接2.5V、3.3V或5.0V。特别注意的是EPC1PC8的工作电压一定为3.3V，且该配置芯片属于FlashMemory闪存)器件，拥有可擦写的功能。63.3PS配置电路图3-3配置电路配置电路采纳被动串行（PS）模式，为了利用ByteBlasterMV下载电缆配置EP1K30TC144器件，3.3V的电源应该接上拉电阻，电缆的VCC脚连到3.3V电源，而器件的VCCINT的引脚连接到相应的2.5V,对于PS配置电路，器件的VCCIO引脚一定连接到2.5V。上拉电阻接到配置器件的

13、电源端，这里接到了+5V电源端。nCS接到nCONFIG端，OE接到nSTATUS端，DCLK与DCLK相连接，DATA与DATA0相连接。nCEO引脚端悬空。73.4按键输入电路图3-4按键输入电路在设计中利用四个独立键盘来模拟汽车行驶时的四种状态，当对键被按下时，对应输入状态为低电平，经过取非后变换为输入信号为高，从而控制汽车尾灯的点亮状态。当四个键都未被按下时表示汽车处于正常行驶状态，汽车尾灯没有任何指示。当汽车处于刹车状态时，即I3对应的键被按下，汽车尾部的灯所有依据时钟频率同步闪耀。3.5LED灯输出电路图3-5LED灯输出电路6个LED灯模拟汽车尾灯的左转、右转、刹车及正常行驶时的

14、状态。84、特别器件的介绍4.1CPLD器件介绍CPLD是ComplexProgrammableLogicDevice的缩写，它是有最早的PLD器件发展形成的高密度可编程逻辑器件，它拥有编程灵巧、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格一般化等特色。CPLD是一种用户依据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，经过下载电缆（“在系统”编程）将代码传递到目标芯片中，实现设计的数字系统。好多企业都开发出了CPLD可编程逻辑器

15、件。比较典型的就是Altera、Lattice、Xilinx世界三大威望企业的产品。如Altera企业的MAXII器件，就是其极具代表性的一类CPLD器件，是有史以来功耗最低、成本最低的CPLD。MAXIICPLD基于打破性的系统构造，在所有CPLD系列中，其单位I/O引脚的功耗和成本都是最低的。Altera企业的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX构造，采纳CMOSEPROM工艺制造的。该系列的器件拥有必定得典型性，其余构造都与此构造特其余近似。它包含逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和IO控制部分。因为大多数CPLD是基于乘积项的“与或”构造

16、，故合适设计组合逻辑电路。4.2FPGA器件介绍FPGA(FieldProgrammableGateArray)可以达到比PLD更高的集成度，它是在PAL、GAL、EPLD等可编程器件的基础长进一步发展起来的，拥有更复杂的布线构造和逻辑实现。PLD器件和FPGA的主要差别在于PLD是经过更正拥有固定内连电路得逻辑功能来进行编程，而FPGA是经过更正一根或多根切割宏单元的基本功能块的内连线的布线来进行编程。它一般由可嵌入式阵列块（EAB）、逻辑阵列块（LAB）、迅速互联通道(FastTrack)、IO单元（IOE）构成。AlteraCycloneII采纳全铜层、低K值、1.2伏SRAM工艺设计，

17、裸片尺寸被尽可能最小的优化。采纳300毫米晶圆，以TSMC成功的90nm工艺技术为基础，CycloneII器件供应了4,608到68,416个逻辑单元（LE），并拥有一整套最正确的功能，包含嵌入式918比特x18比特乘法器、专用外面储存器接口电路、4kbit嵌入式储存器块、锁相环（PLL）和高速差分I/O能力。CycloneII器件扩展了FPGA在成本敏感性、大量量应用领域的影响力，持续了第一代Cyclone器件系列的成功。因为FPGA是基于查找表（LUT）构造的器件，且每个LAB由10个LE构成，一个LE由LUT和寄存器构成，合适于时序逻辑电路的设计。4.3EP1K30TC144器件介绍AC

18、EX1K器件是Altera企业在2000推出的2.5V低价格SRAM工艺FPGA构造与10KE近似，带嵌入式储存块（EAB）,部分型号带PLL，主要有1K10、1K30、1K50、1K100等型号。EP1K30TC144器件中，EP1K表示器件种类，30表示器件内有30K个逻辑门，T代表封装种类，C表示用途为商用，144表示管脚数为144。其引脚图如图4-3所示图4-3EP1K30TC105、最小系统原理12345678FPGAIO引脚87654321NNNNNNNNWWWWWWWW12345678HGFEDDOOOOOOOOPPPPPPPPDDDDDDDDUUUUUUUULLLLLD3087

19、653210109876432109433333333221111111110J2+5VLED1供电电路1111111111111111111112R2电源开关U4C31KOOOOOOOOOOOOOOOOOOOOO11302_RST8IIIIIIIIIIIIIIIIIIIIIIO76543211302_CLK9AAAAAAA102LCIOTTTTTTTIOPOWERPower_Key2+5V1302_IO10101LBPower2IOAAAAAAAIOR321IO_14012DDDDDDD100LARP2IOIOJ8POWER+5VIO_1381399RHCON5D201L1U4_SDA17I

20、OIO98RGC11USBPOWERVCCIOIO543212330uHU4_SCL18IOIO97RFDATA-40073U5_CLK1996REDATA+U5_DO20IOIO95RD4IOIO+3.3VUSBGNDU5_DI2192RCFPGA电源引脚IOIO5U5_CS22EP1K30TC144IO91RBINT01K120832_D23IOIO90RASHELL10832_CS26IOIO89LED16IOIOSHELL2+3.3VU4A0832_CLK2788LED2INT11K22IOIO5R2887LED3VCCIOIOIOU1246WR2986LED4T01K32VCCIOG

21、NDINTIOIO+5VSPX1117M-3-3.3V+3.3V4515T13083LED5VCCIOGNDINTIOIO136125T03182LED6T11K42VoutVCCIOGNDINTIOIOC3VinR7140INT13281LED7DEVCCIOGNDINTIOIOC4NC6C9W9452INT03380LED8GVCCIOGNDINTIOIO10u0.1u0.1u10uO11557TXD3679APVCCIOGND_CKLKIOIO-13458RXD3778B4VCCIOGNDINTIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIO四个独

22、立按键C+2.5V66C424GNDINTIOIO1T16VCCINTGNDINT84U305093EP1K30TC1443VCCINTGNDINT+5VSPX1117M-3-2.5V+2.5VK5310489134678919023457890231PVCCCKLKGNDINT334444444556666666677713E127123VoutVCCINTGNDINTVin75129DVCCINTGNDINT0123456721043210PC8C5NC7C1085139GFEDCDDDDDDDDRRRAALLLD10u0.1uG0.1u10u103VCCINTGNDINT3.3VVCCI

23、NT6个LED灯模拟汽车尾灯42EP1K30TC144有源晶振电路JZ2+5VR11R10R9R17R16R1514510510510510510510NCVCCFPGA引脚2GNDOUT3R36102C21CLKD14D13D4D19D18D170.1uCLK晶振+5VINLED1LED1LED1LED1LED1LED1J25J26J29J3051302_RST1302_CLK11D1D011R371302_IOIO_140D3D2MHz22IO_138U4_SDA22D5D43313333U4_SCLU5_CLK2044D7D644210210U5_DOU5_DIR1R1LLLRRR5U5

24、_CS50832_D5566A3A40832_CS0832_CLK6677R0L2RWR77U4BB88L1L0T1T088J34199DPGTCK99R32INT1INT0FE21+5V10741010DCLKGNDDCLKTDOTXDRXD101010K4371111DCDONEVCCCLKUSR/IO1111R3165211CON11CON11CON11CON11nCONFIGNCCONF_DONERDYnBUSY/IO871410KnSTATUSNCINIT_DONE/IOR301097434+5VDATA0GNDnCONFIGTMS4210KR29LOCK/IOPS-LOAD3554

25、nSTATUSDedicatedInputs5510KDedicatedClockPins/GCLK1R1810856J27J28J31J32DATA0DedicatedInputsBA12211LDLE10KDEV_CLRn/IOLED8LED71112422LFLGDedicatedInputs223LED63LED5LHUP8nCEO3nCEODedicatedClockPins125CLKIN5MHzLED4LED33312644UP7UP6DedicatedInputsLED2LEP5UP4nCEDEV_OE/IORARB5510566UP3UP2TDIRC

26、RD66U57714177UP1DOWN1MSEL0nRS/IORERF7754nCON_DONE14288DOWN2DOWN3GNDnCSnWS/IORGRH8863nSTATUS7614399DOWN4DOWN5nCACSOEMSEL1CS/IOLALB9972DCLK1441010DOWN6DOWN7VCCDCLKnCS/IOLC1010+3.3V81DATA0EP1K30TC144功能管脚1111DOWN811VCCDATA11EP1K30TC144CON11CON11CON11CON11EPC1PC8FPGA程序下载电路ATitleSizeNumberRevisionA3Date:2

27、1-Jun-2009SheetofFile:C:DocumentsandSett桌面EDA课Drawn程设计By:FPGA.ddb12345678图5-1电路原理图DCBA本设计的电路实现是基于FPGA最小系统原理图，再配以所需的外设。最小系统设计包含了时钟产生电路模块、程序下载配置电路模块、电源电路模块，经过连线将各个模块进行连接成最小系统。因为本设计电路比较简单，外设比较少，使用到的四个独立键盘，模拟实现信号输入，六个LED灯模拟实现信号状态指示。我们队外设也作了扩展准备，将FPGA芯片的IO引脚进行了插针引出，以方便后续电路的扩展。将外设与最小系统进行合理正确连接，即可实现本设计的电路原

28、理要求。116、软件实现经过至顶向下（TOP-DOWN）的设计方法，我们对电路的设计要求作认识析，从电路要实现的功能着手，逐层分析电路设计的步骤，再详细到各个模块的设计实现以及各模块实现方案的选择。从本设计的电路要求，我们分析了需要实现一个输入状态的编码，以及对循环点亮灯的方式的选择，综合这两种状态控制输出信号的状态变化。其电路功能表如图6-1。功能R2R1R0L2L1L0正常行驶000000100000右拐010000001000000001左拐000010000100急刹车CLKCLKCLKCLKCLKCLK图6-1汽车尾灯控制电路功能表软件设计流程图：001I3、I2、I1100Q2:0

29、010I3?A1:0=0CLKQ2:0I2?A1:0=1L2、L1、Q2:0I1?A1:0=0R2、R1、A1:0=11灯全灭图6-2软件设计流程图126.1软件设计设计程序以下:modulemyedadesign_(R2,R1,R0,L2,L1,L0,CLK,I3,I2,I1,CLK_2HZ);outputR2,R1,R0,L2,L1,L0;outputCLK_2HZ;inputI3,I2,I1;inputCLK;regR2,R1,R0,L2,L1,L0;reg1:0A;always(I3orI2orI1)beginif(I3)A1:0=2b00;elseif(I2)A1:0=2b10;el

30、seif(I1)A1:0=2b01;elseA1:0=2b11;end13/-优先级编码实现对输入信号的编码reg2:0Q;reg2:0STATE,NEXT_STATE;reg22:0count;/分频计数器regCLK_2HZ;/-2HZ时钟parameterSTATE0=3b000,STATE1=3b001,STATE2=3b010,STATE3=3b011,STATE4=3b100,STATE5=3b101,STATE6=3b110,STATE7=3b111;/-定义状态常量parameterf_clk_in=20_000_000,/晶振频率f_clk_out=2,/分频后频率count

31、_full=f_clk_in/f_clk_out/2-1;/-计数次数4C4B3Falways(posedgeCLK)beginif(count=0)count=count_full;elsecount=count-23b1;end/-分频实现20MHZ到2HZ的变换14always(negedgeCLK)beginif(count=0)CLK_2HZ=!CLK_2HZ;end/-产生2HZ的时钟always(posedgeCLK_2HZ)beginSTATE=NEXT_STATE;endalways(posedgeCLK_2HZ)begincase(STATE)STATE0:beginNEX

32、T_STATE=STATE1;endSTATE1:beginNEXT_STATE=STATE2;endSTATE2:beginNEXT_STATE=STATE4;endSTATE3:beginNEXT_STATE=STATE6;endSTATE4:beginNEXT_STATE=STATE1;endSTATE5:beginNEXT_STATE=STATE2;endSTATE6:beginNEXT_STATE=STATE4;end15STATE7:beginNEXT_STATE=STATE6;endendcaseend/-状态机实现环形计数器always(posedgeCLK_2HZ)begin

33、case(STATE)STATE0:Q=3b000;STATE1:Q=3b001;STATE2:Q=3b010;STATE3:Q=3b011;STATE4:Q=3b100;STATE5:Q=3b101;STATE6:Q=3b110;STATE7:Q=3b111;endcaseend/-设置状态转移量状态always(STATE)begin16if(A=2b00)beginR2=0;R1=0;R0=0;L2=0;L1=0;L0=0;endelseif(A=2b01)beginR2=Q2;R1=Q1;R0=Q0;L2=0;L1=0;L0=0;endelseif(A=2b10)beginR2=0;R

34、1=0;R0=0;L2=Q2;L1=Q1;L0=Q0;endelseif(A=2b11)beginR2=CLK_2HZ;R1=CLK_2HZ;R0=CLK_2HZ;L2=CLK_2HZ;L1=CLK_2HZ;L0=CLK_2HZ;endend/-输出信号状态实现endmodule6.2环形计数器状态转移图000000000000000000000000图6-3环形计数器状态转移图17环形计数器是由移位寄存器加上必定的反响电路构成的，用移位寄存器构成环形计数器是由一个移位寄存器和一个组合反响逻辑电路闭环构成，反响电路的输出接向移位寄存器的串行输入端，反响电路的输入端依据移位寄存器计数器种类的不一

35、样，可接向移位寄存器的串行输出端或某些触发器的输出端。环形计数器，是把移位寄存器最低一位的串行输出端Q1反响到最高位的串行输入端（即D触发器的数据端）而构成的。在此设计中我们用到得为三位环形计数器，在移位脉冲（时钟）的作用下，屡次在三位移位寄存器中不停循环。该环形计数的计数长度为N=n。和二进制计数器对比，它有2n-n个状态没有益用，它利用的有效状态是少的。要想使环形计器在选定的时序中工作，就一定防范异常时序和死态的出现，所以我们一定对其余无效的状态所有回到有效状态中去。187、系统仿真及调试7.1仿真经过QuartusII软件，我们进行了仿真，其仿真波形以以下图：图7-1波形仿真图由设计要求

36、可知，本设计输入为四种状态，分别由I3、I2、I1、I0控制，此中I0为无用状态。当I3、I2、I1都为低电平常，汽车处于正常行驶状态，汽车尾部的灯所有处于熄灭状态；当I1为高电平（1）时，汽车处于右转状态，对应输出为汽车尾部右边三个灯循环点亮，实现了指示右转的状态的功能；当I2为高电平（1）时，汽车处于左转状态，对应输出为汽车尾部左边三个灯循环点亮，实现了指示左转的状态的功能；当I3为高电平（1）时，汽车为刹车状态，对应输出转态为时钟状态取反，实现了左右6个灯闪耀（R2、R1、R0、L2、L1、L0）。经过分析可知汽车刹车的状态为为优先级最高，汽车无论行驶在什么状态，只要输19入状态为刹车信

37、号（I3为高电平），汽车马上显示闪耀状态指示刹车。当没有刹车信号输入时，输入左转信号（I2）时，汽车尾部左边三个等循环点亮，其优先级次之；因为左转、右转信号不行能同时发生，故可将与I2无优先级的I1信号设置为第三优先级，当没有刹车信号及左转信号时，汽车响应右转状态；自然汽车正常行驶时（I3、I2、I1都为0）优先级最低。在QuartusII软件中利用硬件描述语言描述电路后，用RTLViewers生成的对应的电路图以下：CLKSTATEWideOr2L0$latch0PREL0STATE6DQ1ENASTATE5STATE4always49CLRclkSTATE3STATE2A1.0L1$lat

38、chSTATE1Equal20PREL1DQSTATE0SEL1ENADATAAOUT0A1.0always48CLRI22h3-2h2-OUTDATABB1.0I10L2$latch0PREL201MUX21EQUALDQ1ENAA0Equal3WideOr1always47CLRalways41I3A1.0R0$latch2h3-OUTPREB1.00R0DQ1ENAWideOr0EQUAL0always45CLRalways43Equal101always40A1.0always46R1$latchOUT2h1-B1.00PRER1DQ1ENAEQUALalways44CLREqual0

39、R2$latch0PRER2A1.0DQOUT12h0-B1.0ENAalways42CLREQUAL7.2调试在QuartusII软件中，经过对所设计的硬件描述语言代码进行波形仿真后，达到了预期成效，于是，我们在该软件长进行下载配置设置。在Assignments菜单下选中Devices，在Family栏选择ACEX1K，选中EP1K30TC144-2器件。再在Assignments菜单下选中Pins依据相应要求对管脚进行锁定。最后在Tools菜单下，选中Programmer，对配置方式进行设置，这里选择PassiveSeril(PS)被动串行模式。选择好要下载的硬件设备后点击Start即可开始编程下载了。20调试过程为在线调试。在经过调试中，我们发现了