毕业设计（论文）基于fpga的直流电机控制系统硬件设计

1、 毕业设计（论文）题目： 基于FPGA的直流电机控制系统硬件设计 学 院 物理与信息工程学院专业名称 电子信息工程班级学号 学 号 学生姓名 指导教师 二O一二 年 六月 EP1C6Q240C8封装和部分引脚的功能分析图U21A图U21B图U21C图U21D第一部分：封装 图U21A、U21B、U21C、U21D表示的是同一块芯片EP1C6Q240C8，有240个引脚，采用的是PQFP封装(即Plastic Quad Flat Package，塑料方块平面封装)，PQFP封装的芯片的四周均有引脚，而且引脚之间距离很小，管脚也很细，一般大规模或超大规模集成电路采用这种封装形式。用这种形式封装的芯

2、片必须采用SMT(Surface Mount Technology，表面组装技术)将芯片边上的引脚与主板焊接起来。对于SMT技术，个人理解，即表面组装技术，一般用来焊接一些引脚在几百以上的芯片，比如说BGA，PGA一般都采用这种技术；例如笔记本主板上的intel北桥芯片，一般都采用球形封装，又如比较古老的Intel 965底部球形引脚大约有600多个，现在笔记本流行用的P43、P45、P55、X58，从P43一代引脚多达几千个甚至更多，这样做的好处是节约面积，坏处是测试的时候比较麻烦，像BGA这种封装的芯片一般焊上去之后，顶部要引出几个接点，以防止在使用过程中坏掉，方便用万用表或者示波器来测试

3、各个通路便于修理。对于这几种类型的芯片，除了PQFP少数罕见的高手能手工焊接之外，一般都采用贴片机来进行专门的焊接工作。这里简单介绍一下这两种封装：PQFP/PFP封装具有以下特点适用于SMD表面安装技术在HYPERLINK :/baike.baidu /view/2238783.htmPCB电路板上安装布线。2.适合高频使用。 操作方便，可靠性高。 芯片面积与封装面积之间的比值较小。 Intel系列CPU中80286、80386和某些486主板采用这种封装形式。这里的SMD表示的是贴片组装器件；BGA球栅阵列封装随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为HYPERLINK

4、 :/baike.baidu /view/34754.htm封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk（串扰）”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片（如图形芯片与芯片组等）皆转而使用BGA(Ball Grid Array Package)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。第二部分：电路图关于原理图：当我们把原理图元件库做好以后，在原理图中，对于已有的原理图，我们可以选择make li

5、brary选项即可生成要引用的原理图元件库，我们可以使用自动编号来对每隔模块进行编号，也可以手动的进行编号，然后在工具选项卡中找到footprints manager可以用来检查各个器件的封装，若发现器件没有封装，可以在library中找一个与该器件引脚数目一样的同类型的芯片封装来对该器件进行封装操作；封装完成之后进行DRC检测，然后更新到PCB，由于目前只做原理图分析，这里就不做详细介绍了。在原理图中，细心的人会发现，不能单独的看只看U21A这块“芯片”，其实这只是芯片的一部分，为了便于观察，我们把电源、时钟频率、JTAG下载口和AS下载口单独出来作为4大部分；一、U21A是该芯片的主体部分

6、：即EP1C6Q240C8主体部分，该部分引脚有点多（稍后介绍）；二、U21B模块表示的是JTAG和AS下载电路：1、AS简介：AS（Active Serial）是FPGA重要的配置方式，由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持 Cyclone系列。使用Altera串行配置器件来完成。Cyclone期间处于主动地位，配置期间处于从属地位。配置数据通过DATA0引脚送入 FPGA。配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。 其他配置方式还有JTAG、PS等。JTAG模式JTAG主要用于芯

7、片内部测试。TMS、TCK、TDI、TDO,分别为模式选择、时钟、数据输入和数据输出线。在EP1C6Q240C8芯片上，我们可以找到对应的是148、147、155、149这四个引脚，JTAG 是串行接口，使用打印口的简单JTAG电缆，利用的是打印口的输出带锁存的特点，使用软件通过I/O产生JTAG时序。由JTAG标准决定，通过JTAG 写/读一个字节要一系列的操作，根据我的分析，使用简单JTAG电缆，利用打印口，通过JTAG输出一个字节到目标板，平均需要43个打印口I/O, 在我机器上（P4 1.7G)，每秒大约可进行660K次 I/O 操作，所以下载速度大约在660K/43, 约等于15K

8、Byte/S. 对于其他机器，I/O速度大致相同，一般在600K 800K. JTAG编程方式是在线编程，传统生产流程中先对芯片进行预编程后再装到板上因此而改变，简化的流程为先固定器件到电路板上，再用JTAG编程，从而大大加快工程进度。JTAG接口可对PSD芯片内部的所有部件进行编程。在HYPERLINK :/baike.baidu /view/2632427.htm嵌入式系统设计中，一些高档的微处理器都带有JTAG接口，方便多目标系统进行测试，同时还可以实现flash编程。（即norflash容量较小，相当于内存，nandflash相当于计算机上的硬盘，容量较大）U21C模块表示的是该芯片的

9、电源和接地如果没记错的话，一般芯片都采用的是TTL电平，这种电平能提供几种不同的电压来满足不同的需要。这个在数电里面应用比较广泛。图中有14个引脚是接的+1.5V，另外12个引脚接的是+3.3V，我们可以把电源的供电部分用一个电容接到地，这样的好处是能过滤掉电源内部产生的一些高频串扰信号，接地部分有的是模拟地，有的是数字地，这样单独起来的好处是防止信号干扰，中间用一个电感来连接，这样能阻碍高频信号直接耦合；U21D表示的是时钟信号输入图中我们发现，对于四个时钟输入引脚我们只用了CLK2一个引脚，这样的好处是以后我们还能够扩展焊接一些不同频率的信号留作备用；时钟信号是时序逻辑的基础，它用于决定逻

10、辑单元中的状态何时更新。时钟信号是指有固定周期并与运行无关的信号量，HYPERLINK :/baike.baidu /view/1087.htm时钟频率（clock frequency,CF）是时钟周期的倒数。时钟边沿触发信号意味着所有的状态变化都发生在时钟边沿到来时刻。在边沿触发机制中，只有上升沿或下降沿才是有效信号，才能控制逻辑单元状态量的改变。至于到底是上升沿还是下降沿作为有效触发信号，则取决于逻辑设计的技术。在FPGA中还有电平触发方式，这里就不作介绍，仅做了解。三、关于EP1C6Q240C8的内部功能部件：第二部分我从原理图的角度来分析了这块芯片，下面我们就从整体上来观察整个芯片的一

11、、 EP1C6核心板为基于Altera，Cyclone器件的嵌入式系统开发提供了一个 很好的硬件平台，它为开发人员提供以下资源： 1 主芯片采用Altera Cyclone器件EP1C6Q240C8 2 EPCS1I8配置芯片 3 4个用户自定义按键 4 4个用户自定义LED 5 1个七段码LED 6 标准AS编程接口和JTAG调试接口 7 50MHz高精度时钟源 8 三个高密度扩展接口 9 系统上电复位电路 10 支持+5V直接输入，板上电源管理模块 系统主芯片采用240引脚、贴片封装的E1C6FPGA ，它拥有6030个LE ， 26个M4K片上RAM（共计239616bits ），2个高

12、性能PLL 以及多达185个用户 自定义IO 。同时，系统还可以根据用户不同的设计需求来更换其它不同系列 的核心板，如： EP1C12 、EP2C20 、EP3C25等。所以，不管从性能上而言， 还是从系统灵活性上而言，无论您是初学者，还是资深硬件工程师，它都会 成为您的好帮手。 EP1C6核心板系统功能框架图：FPGA开发平台提供了丰富的资源供学生或开发人员学习使用，资源包 括接口通信、控制、存储、数据转换以及人机交互显示等几大模块，接口通 信模块包括SPI接口、IIC接口、VGA接口、RS232接口、USB接口、PS2键 盘/ 鼠标接口、1Wire接口等；存储模块包括EEPROM存储器模块

13、等；数据 转换模块包括串行ADC 、 DAC 以及音频CODE等；人机交互显示模块包括8 个按键、16个LED发光二极管显示、1602字符型点阵LCD 、8位动态7段码管、 实时时钟、SD卡等。上述的这些资源模块既可以满足初学者入门的要求， 也可以满足开发人员进行二次开发的要求。EDA/SOPC实验开发平台提供的资源有： 1、标准配置核心板为EP1C6核心板（核心芯片为EP1C6Q240C8 ）。可 更换EP2C20F484C8等其它核心板。 2、 1602字符型液晶点阵。 3、RTC ，提供系统实时时钟。 4、 1个256色VGA接口。 5、 1个标准串行接口。 6、 1个USB设备接口，利

14、用PDIUSBD12芯片实现USB协议转换。 7、 基于SPI或IIC接口的音频CODEC模块。 8、 1个蜂鸣器输出模块。 9、 2个PS2键盘/ 鼠标接口。 10、 串行ADC和串行DAC模块。 11、 IIC接口的EEPROM存储器模块。 12、 基于1-Wire接口的数字温度传感器。 13、 8位动态七段码管LED显示。 14、 16个用户自定义LED显示，8个用户自定义按键输出。 15、 一个SD卡接口模块。 扩展接口，供用户高速稳定的自由扩展。 该芯片有逻辑单元LEs 6030个、M4K Memory Blocks 26个、所有 RAM Bits 239616约3MB、PLLs 2

15、个（即锁相环电路）、用户可用 I/O口有185个。16X16点阵以及按键电路分析SN74HC154DW，即左下角的芯片，16线译码器。SN74HC154DW是具有8 位移位寄存器和一个存储器，三态输出功能。移位寄存器和存储器是分别的时钟。数据在SHcp 的上升沿输入，在STcp的上升沿进入的存储寄存器中去。如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。移位寄存器有一个串行移位输入，和一个串行输出，和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE 时（为低电平），存储寄存器的数据输出到总线。SN74HC154DW的主要优点是具有数据存储寄存器，在

16、移位的过程中，输出端的数据可以保持不变。这在串行速度慢的场合很有用处，数码管没有闪烁感。其真值表如下图：SN74HC154DW各个引脚的功能：Y015: 八位并行输出端，可以直接控制数码管的8个段。SER(DS): 串行数据输入端。SN74HC154DW的控制端说明：/SCLR(MR)(24脚): 低点平时将移位寄存器的数据清零。通常我将它接Vcc。SCK(SHCP)：上升沿时数据寄存器的数据移位。QA-QB-QC-.-QH；下降沿移位寄存器数据不变（脉冲宽度：5V时，大于几十纳秒就行了。我通常都选微秒级）。RCK(STCP)：上升沿时移位寄存器的数据进入数据存储寄存器，下降沿时存储寄存器数据

17、不变。通常我将RCK 置为低电平，当移位结束后，在RCK端产生一个正脉冲（5V时，大于几十纳秒就行了。我通常都选微秒级），更新显示数据。/G(OE): 高电平时禁止输出（高阻态）。如果单片机的引脚不紧张，用一个引脚控制它，可以方便地产生闪烁和熄灭效果。比通过数据端移位控制要省时省力。74HC245相关说明：第1脚DIR，为输入输出端口转换用，DIR=“1”高电平时信号由“A”端输入“B”端输出，DIR=“0”低电平时信号由“B”端输入“A”端输出。 第29脚“A”信号输入输出端，A1=B1、A8=B8，A1与B1是一组，如果DIR=“1”OE=“0”则A1输入B1输出，其它类同。如果DIR=“

18、0”OE=“0”则B1输入A1输出，其它类同。 第1118脚“B”信号输入输出端，功能与“A”端一样。第19脚OE，使能端，若该脚为“1”A/B端的信号将不导通，只有为“0”时A/B端才被启用，该脚也就是起到开关的作用。第10脚GND，电源地。 第20脚VCC，电源正极。16*16 LED设计思想：我们用LED显示屏显示信息，不论显示图形还是文字，都是控制与组成这些图形或文字的各个点所在位置相对应的LED器件发光。通常事先把需要显示的图形文字转换成点阵图形，在按照显示控制的要求以一定的格式形成显示数据。对于只控制通断的图文显示屏来说，每个LED 发光器件占据数据中的1 位（1bit），在需要该

19、LED器件发光的数据中相应的位填1，否则填0。当然，根据控制电路的安排，相反的定义同样时可行的。这样依照所需显示的图形文字，按显示屏的各行各列逐点填写显示数据，就可以构成一个显示数据文件。显示图形的数据文件，其格式相对自由，只要能够满足显示控制的要求即可。文字的点阵格式比较规范，可以采用现行计算机通用的字库字模。组成一个字的点阵，其大小也可以有1616、2424、3232、4848 等不同规格。调试及性能分析:LED显示屏硬件电路只要硬件质量可靠，引脚焊接正确，一般无需调试即可 正常工作。软件部分需要调试的主要有显示屏刷新频率及显示效果两部分。显示屏刷新率由定时器T0的溢出率和单片机的晶振频率

20、决定，表中给出了实验调试时采用的频率及其对应的定时器T0初值。 显示平刷新率与T0初值关系表（24MHz晶振）刷新率255062.57585100120T0初值0Xec780Xf63C0Xf8300 xF97E0XFA420XFB1E0 xFBEE从理论上来说，24Hz以上的刷新频率就能看到稳定的连续的显示，刷新率越高，显示越稳定，同时刷新频率越高，显示驱动程序占用的CPU时间越多。试验证明，在目测条件下刷新频率40Hz一下的画面看起来闪烁较严重，刷新频率50Hz以上的已基本察觉不出画面的闪烁，刷新频率达到85Hz以上时再增加画面闪烁没有明显的改善。显示效果处理程序的内容及方法非常广泛，其调试

21、过程在此不作具体讨论，读者可以照源程序自行分析。这个方案设计的1616的点阵LED图文显示屏，电路简单，成本较低，且较容易扩展成更大的显示屏；显示屏各点亮度均匀、充足；显示图形或文字稳定、清晰无串扰；可用静止、移入移出等多种显示方式显示图形或文字。第二部分 此图为并口的输出部分，就不多做介绍。如图所示的两个部分，是由电阻、开关以及导线等组成的按键线路，可以对整个模块进行控制调试。 （资料实在是太有限了，如有不足请指出，将会进一步完善）数码管显示与原理部分DIR：方向选择 AGND：模拟地 :使能位A18：数据输入/输出 B18：数据输入/输出输入输入/输出DIRAnBn低电平低电平A = B输

22、入低电平高电平输入B = A高电平X截止状态PLED 18:信号输入端，输入高电平点亮对应的发光二级管共阴极LED数码管：AG、Dp端输入高电平，L18接I/O进行选择，点亮选中的数码管退耦电容并防止工频干扰 AGND：模拟地数字地与模拟地间用电感相连，防止地线间高频信号串扰插口电源：输入相应电压，LED灯点亮稳压器电源供电以及电机驱动原理与电路分析第一部分：供电电路原理供电部分原理图如图1-1所示：图1-1从图1-1中可知道供电有+5V、+3.3V、+1.5V三种，其中每个电源均有0.1F的旁路电容，将电源中的高频串扰旁路到地，防止高频信号通过电源串扰到其它模块中。同时还能将电源本身的工频干

23、扰滤除。值得注意的是：在布线的时候，经退藕电容退藕后的电源输出点应该尽量紧靠芯片的电源引脚进行供电，过长的引线有可能重新变成干扰接收天线，导致退藕效果消失。如果无法让每个退藕后的电源输出点均紧靠芯片的电源引脚，那么可以采用分别退藕的方法，即分别尽量紧靠每个芯片的电源引脚点接入退藕电容进行退藕，这也解释了为什么图1-1的3.3V电源有两个退藕输出点。第二部分：电机驱动电路原理电机驱动电路原理如图2-1所示：图2-1图2-1中Header 4X2为4排2列插针，FM03为FPGA芯片I/O输出口，加入的插针给予一个可动的机制，在需要使用时才用跳线帽进行相连，提高I/O口的使用效率。RES5是五端口

24、排阻，内部集成了4个等阻值且一端公共连接的电阻，PIN 1是公共端，PIN25为排阻的输出端，排阻原理图如图2-2所示：图2-2该排阻公共端接电源，即上拉电阻形式，作用是增强FPGA芯片I/O口（以下简称I/O口）的驱动能力，实际上就是增加I/O输出高电平时输出电流的大小。当I/O输出高电平时，+5V电源经排阻与IN14相连，相当于为I/O提供一个额外的电流输出源，从而提高驱动能力。当I/O输出低电平时，可将I/O近似看做接地，而IN14因与I/O由导线直接相连，因此直接接受了I/O的低电平输出信号。此时，+5V电源经排阻R、I/O内部电路（电阻近似为零）后接地，因此该路的电流不能大于I/O的

25、拉电流（）最大值，有公式2-1：（公式2-1）即 （公式2-2）由公式2-2可以得出排阻的取值范围。该上拉电阻除了提高驱动能力外，还有一个作用，就是进行电平转换。经查，ULN2003的接口逻辑为：5V-TTL, 5V-CMOS逻辑。而在3.3V供电的情况下，I/O口可以提供3.3V-LVTTL，3.3V-LVCMOS，3.3V-PCI和SSTL-3接口逻辑电平。因此，需要外接5V的上拉电阻将I/O电平规格变成5V电平逻辑。芯片ULN2003内部集成7组达林顿管，专门用于提高驱动电流，芯片引脚间逻辑如图2-3所示：图2-3 图2-4由于I/O电流远远不足以驱动电机，因此需要外接该芯片驱动电机，U

26、LN2003内部集成的达林顿管电路如图2-4所示。达林顿管的形式具有将弱点信号转化成强电信号的特点，I/O电平逻辑从PIN IN输入，通过达林顿管控制PIN 9(COMMON)端输入的强电信号按照I/O信号规律变化。值得注意的是：ULN2003输出逻辑将与输入逻辑相反，编程时应该注意该特点。RES6是六端口排阻，内部集成了5个等阻值且一端公共连接的电阻，PIN 1是公共端，PIN26为排阻的输出端，原理图与接法说明可参考上述图2-2，排阻取值范围计算参见公式2-2，此处不再赘述。值得注意的是：RES6的PIN 1与PIN 2相连，是因为多出了一个不使用的电阻，为了避免PIN 2悬空，因此将PI

27、N 2与PIN 1（公共端）相连，即PIN 2对应的电阻被短路，从而既避免的悬空的引脚，又能使该电阻失效。第三部分：电机指示灯电路原理电机指示灯电路如图3-1所示：图3-1电机部分指示灯用于指示各路信号的逻辑电平状态，其中R106109为限流电阻，防止发光二极管因电流过大烧毁。值得注意的是：该指示灯的发光二极管接成共阳极，由M03信号端口产生低电平点亮对应的二极管，而ULN2003的OUT与IN逻辑电平相反，因此对于I/O口FM03来说，输出高电平就能点亮对应的发光二极管，例如：FM0输出高电平，则对应LD17点亮，编程时应注意此电路将I/O实际逻辑反相了两次，对应关系为I/O口输出哪路高电平

28、则对应点亮哪路指示灯。第四部分：时钟电路原理时钟电路如图4-1所示：图4-1采用50Mhz有源晶振产生时钟信号，接法采用有源晶振的典型接法：PIN 1悬空，PIN 2接地，PIN 3输出时钟信号，PIN 4接电源。由于FPGA的I/O供电为3.3V，而时钟电路产生的时钟信号要由I/O口接收，因此时钟信号最大值不能超过3.3V，故时钟电路电源采用3.3V供电。第五部分：FPGA部分电路原理FPGA部分电路原理图如图5-1所示：图5-1Header 18X2为18排2列排阵，两组排阵分别与PIN口、3.3V电源、数字地相连，提供了可动的机制，使得PIN口可根据需要用排线与目标相连，打到信号传输的目

29、的。而3.3V电源以及数字地针口则可以根据需要，用排线为目标提供逻辑高电平或逻辑低电平。U21D为FPGA芯片的时钟信号接收部分，通过网络标号“CLK03”与对应的时钟信号端口相连。U21C为FPGA芯片的供电及接地部分，含有“GND”字样的是“地”端口，与数字地相连，VCCIO14为I/O口供电端口，采用3.3V电源供电，通过网络标号“+3.3V”与3.3V电源端口相连。VCCA_PLL1、VCCA_PLL2、VCCINT为内部运算器和输入缓冲区的供电端口，采用1.5V电源供电，通过网络标号“+1.5V”与1.5V电源端口相连。U21B为JTAG与AS下载部分，TMS、TCK、TD1、TD0

30、分别为JATAG下载方式的模式选择端、时钟信号端、数据输入端、数据输出端。DATA0为AS下载的数据端口，MSEL0、MSEL1、nCE、nCEO、CONF_ DONE、nCONFIG、nSTATUS端口按照典型接法相连。值得注意的是：无论AS还是JTAG都是通过JTAG标准通讯，AS下载一般是下载POF到PROM（flash）里，重新上电仍然可以加载，JTAG下载是通过JTAG口将sof文件直接下载到FPGA内，一般是临时调试用的，掉电就丢失了U22是电可擦除ROM，用于存放AS下载后的数据，使得FPGA的程序段掉电也能得以保存，DATA端是数据读取端，用于读取ROM内数据。DCLK为时钟端

31、口，用于接收时钟信号进行同步传输。nCS是片选端口，用于接收片选信号表示对该芯片进行通讯。ASDI为AS下载数据输入端，用于接收AS下载数据。VCC与GND分别为电源端口与地端口，分别接3.3V与数字地。并口电路原理-魏延坤74HC244:74HC244芯片（1）功能：如果输入的数据可以保持比较长的时间( HYPERLINK :/baike.baidu /view/6814120.htm t _blank 比如键盘)，简单输入接口扩展通常使用的典型芯片为74HC244，由该芯片可构成三态数据缓冲器。74HC244芯片的引脚排列如上图所示。 由于AT的51系列单片机一般用并口进行编程，理论上可以

32、直接用单片机的几根I/O口接并口线，但如果电路板没做好，可能会连带把计算机并口烧坏，所以要加个74HC244芯片隔离一下。（2）使用说明：74HC244芯片内部共有两个四位三态缓冲器，使用时可分别以1口（G）和19口（G）作为它们的选通工作信号。 当1口和19口都接低电平时，输出端Y和输入端状态相同；当1口和19口都接高电平时，输出呈高阻态。（3）引脚说明：引脚名称功能 1号引脚输出使能端，低电平有效19号引脚输出使能端，低电平有效1A11A4(2、4、6、8号引脚)数据输入端1Y11Y4(12/14/16/18脚)总线输出端GND(10号引脚)接地（0V）2A12A4(11/13/15/17

33、脚)数据输入端2Y12Y4(3、5、7、9脚)总线输出端Vcc（20号引脚）电源端(+5v)JTAG接口1 JTAG(Joint Test Action Group;联合测试行动小组)是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。 JTAG最初是用来对芯片进行测试的，JTAG的基本原理是在器件内部定义一个TAP（Test Access Port;测试访问口）通过专用的JTAG测试工具对进行内部节点进行

34、测试。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。现在，JTAG接口还常用于实现ISP（In-System Programmable?在线编程），对FLASH等器件进行编程。 JTAG编程方式是在线编程，传统生产流程中先对芯片进行预编程现再装到板上因此而改变，简化的流程为先固定器件到电路板上，再用JTAG编程，从而大大加快工程进度。JTAG接口可对PSD芯片内部的所有部件进行编程 具有JTAG口的芯片都有如下JTAG引脚定义： TCK测试时钟输入； TDI测试数据输入，数据通过TDI输入JTAG口； TDO测试数据输出，数据通过TDO从JT

35、AG口输出； TMS测试模式选择，TMS用来设置JTAG口处于某种特定的测试模式。 可选引脚TRST测试复位，输入引脚，低电平有效。 DB1(25引脚)并行口与串行口的区别是交换信息的方式不同，并行口能同时通过8条数据线传输信息，一次传输一个字节；而串行口只能用1条线传输一位数据，每次传输一个字节的一位。并行口由于同时传输更多的信息，速度明显高于串行口，但串行口可以用于比并行口更远距离的数据传输。25针并行口插口的针脚功能：针脚功能针脚功能1选通(STROBE低电平)10确认(ACKNLG低电平)2数据位0(DATAO)11忙(BUSY)3数据位1(DATA1)12却纸(PE)4数据位2(DA

36、TA2)13选择(SLCT)5数据位3(DATA3)14自动换行(AUTOFEED低电平)6数据位4(DATA4)15错误观点(ERROR低电平)7数据位5(DATA5)16初始化成(INIT低电平)8数据位6(DATA6)17选择输入(SLCTIN低电平)9数据位7(DATA7)18-25地线路(GND)D0-D7为数据线, S0-S7为状态线, C2: 重置打印机并且清空数据缓冲区.(nInitialize) C3: 保留.置高电平打开数据输入.启动计算机时置0.(nSelectIn)地线:从G0-G7的针是接地用的, 他们一般是用来完善电路的.综上所述，在我的应用程序里使用数据线而不是具

37、有保留位的控制线或者状态线作为数据传输。原因显而易见：我们可以发送任何数据到数据线上，比如00000000，这样8根针就没有任何电压（0伏特）；当然也可以发送11111111（255），这样每根针都有5伏特的电压。但是如果我们使用控制线，他有C0，C1和C3是保留，当我们发送0000000的时候，他却只能是0100，所以这样数据就不正确了。信号数据位针脚方向-Strobe C0 1Output +Data Bit 0D0 2Output +Data Bit 1D1 3Output+Data Bit 2D2 4Output+Data Bit 3D3 5Output+Data Bit 4D4 6O

38、utput+Data Bit 5D5 7Output+Data Bit 6D6 8Output+Data Bit 7D7 9Output-Acknowledge S6 10Input+Busy S7 11Input+Paper End S512Input+Select In S413Input-Auto Feed C114Output-Error S3 15Input-Initialize C2 16Output-Select C3 17OutputGround - 18-25 Ground串行口的典型代表是RS-232C及其兼容插口，有9针和25针两类。25针串行口具有20mA电流环接口功能

39、，用9、11、18、25针来实现。其针脚功能如下：针脚 功能 针脚 功能1 未用2 发出数据(TXD) 11 数据发送(一)3 接受数据(RXD) 12-17 未用4 请求发送(RTS) 18 数据接收(+)5 清除发送(CTS) 19 未用6 数据准备好(DSR) 20 数据终端准备好比(DTR)7 信号地线路 (SG) 21 未用8 载波检测 (DCD) 22 振铃指示精神 (RI)9 发送返回(+) 23-24 未用10 未用 25 接收返回(一)高速AD和RS232串口电路MAX3232CSA引脚功能：7、8、13、14号引脚于串口相连，7、13号引脚向外部输出数据，8、14号引脚接受

40、外部数据9、1210、11号引脚于芯片EP1C6Q240C8连接，作用于信号的传输。TLC5510TLC5510是一种新型数模转换器件（ADC）引脚功能：AD和DA转换电路以及AS下载模块ADC0809ADC0809芯片有28条引脚，采用双列直插式封装，ADC0809的工作过程是：首先输入3位地址，并使ALE=1，将地址存入地址锁存器中。此地址经译码选通8路模拟输入之一到比较器。START上升沿将逐次逼近寄存器复位。下降沿启动 AD转换，之后EOC输出信号变低，指示转换正在进行。直到AD转换完成，EOC变为高电平，指示AD转换结束，结果数据已存入锁存器，这个信号可用作中断申请。当OE输入高电平

41、时，输出三态门打开，转换结果的数字量输出到数据总线上。其引脚功能如下：IN0IN7：8路模拟量输入端D0D7：8位数字量输出端ADDA、ADDB、ADDC：3位地址输入线，用于选通8路模拟输入中的一路ALE：地址锁存允许信号，输入，高电平有效 START： AD转换启动信号，输入，高电平有效 EOC： AD转换结束信号，输出，当AD转换结束时，此端输出一个高电平 （转换期间一直为低电平）。 OE：数据输出允许信号，输入，高电平有效。当AD转换结束时，此端输入 一个高电平，才能打开输出三态门，输出数字量 CLK：时钟脉冲输入端。要求时钟频率不高于640KHZ REF（+）、REF（-）：基准电压

42、 Vcc：电源，单一5V GND：地 U17DAC0832DAC0832输出的是电流，一般要求输出是电压，所以还必须经过一个外接的运算放大器转换成电压 引脚功能：D10D17：数字信号输入端ILE：输入寄存器允许，高电平有效CS：片选信号，低电平有效WR1：写信号1，低电平有效XFER：传送控制信号，低电平有效WR2：写信号2，低电平有效IOUT1、IOUT2：DAC电流输出端Rfb：是集成在片内的外接运放的反馈电阻Vref：基准电压（-1212V）Vcc：是源电压（+5+15V）AGND：模拟地 NGND：数字地，可与AGND接在一起使用JTAG引脚功能：TCK:测试时钟输入TDO:测试数据

43、输出TDI:测试数据输入TMS:测试模式选择引脚功能：DCLK:时钟周期控制CONF_DONE:通过外部上拉电平nCONFIG:选择引脚配置DATA0：接入数据信号关于PCB文件、原理图文件都放在附件里面了，还有生成的原理图元件库、PCB元件库都在里面 基于EP1C6Q240C8的直流电机硬件设计电路 所有模块均在里面；张旭东2012年3月18日Graduation designTitle: DC motor control system based on FPGA hardware designCollege of physics and Information Engineering Sc

44、ience Institute: Major in electronic information engineering The class number B08073011School No. 200807301124Name of student Zhang XudongTeachers Cao ChangMaoThe first part: packageFigure U21A, U21B, U21C, U21D said the same piece of chip EP1C6Q240C8, has 240 pins, using the PQFP package (Plastic Q

45、uad Flat Package, plastic quad flat package ), PQFP packaged chip has peripheral pins, and the pins between distance is very small, pin is also very small, general mass large scale integrated circuit using this form of encapsulation.This form of packaged chip must use SMT ( Surface Mount Technology,

46、 SMT chip pins ) on the edge of the board is welded together with.To SMT technology, personal understanding, i.e., surface mount technology, generally used to weld some pins in the hundreds more chips, such as BGA, PGA generally use this technique;Such as notebook motherboard Intel Beiqiao chip, gen

47、erally adopts spherical package, and as the older Intel 965bottom spherical pins are about more than 600notebook, now popular P43, P45, P55, X58, from the P43generation pin up to thousands or even more, the benefits of doing so is to save space,. Is the test at the time of trouble, such as BGA packa

48、ged chip welding general after going up, top to draw several contacts, to prevent the use of broken, convenient to use multimeter oscilloscope to test various pathways or for repair.For several types of this chip, in addition to PQFP rare master can manual welding, are generally used for placement m

49、achine to undertake specialized welding work.Here is simple to introduce these two kinds of package:PQFP / PFP package has the following characteristicsApplicable to SMD surface mount technology in PCB mounted on a circuit board wiring.2suitable for high frequency use. Convenient operation, high rel

50、iability. The chip area and area ratio between the smaller package. Intel series CPU in 80286,80386 and some486 motherboard using this form of encapsulation.Where SMD represents SMD assembly device;BGA ball grid array packageWith the development of integrated circuit technology, the integrated circu

51、it package requirements more stringent. This is because the packaging technology related to product function, when the frequency of IC than 100MHz, traditional package may have a so-called CrossTalk ( crosstalk) phenomenon, and when the IC pin number is greater than 208 Pin, the traditional way of p

52、ackaging has its difficulties. Therefore, in addition to the use of the QFP package, most high pin count chip ( such as graphics chip and chip group ) is to use BGA ( Ball Grid Array Package ) packaging technology. BGA has become CPU, motherboard South / Beiqiao chip, high density, high performance,

53、 multi pin package best choice.The second part: circuit diagramOn the principle of:When we put the schematic component library to do a good job after, in principle, to have the principle diagram, we can select the make library option can be generated to be referenced diagram components library, we c

54、an use automatic number to every module number, can also be manually coded, and then the tools found in footprints Manager tab can be used to check the device package, if it is found that the device was not encapsulated, can be found in the library a and the device number of pins with the same types

55、 of chip packaging of the device package package operation; after the completion of DRC testing, and updates to the PCB, as the only principle diagram analysis, here is not it is introduced in detail.In the schematic, attentive person can discover, not separate can only look at U21A this chip, but t

56、his is only part of the chip, in order to facilitate the observation, we put the power supply, the clock frequency, JTAG download export and AS download export separate out as the4most;A, U21A chip is the main part of the:EP1C6Q240C8main part, the part of the pin a little bit more ( described later

57、);In two, U21B module that is JTAG and AS download circuit:In 1, AS profile:AS ( Active Serial FPGA ) is important to configure means, by the FPGA device boot configuration operation process, it controls the external memory and initialization process, such as EPCS1, EPCS series. EPCS4 configuration

58、device for the AS model, currently only supports Cyclone series. The use of Altera serial configuration devices to complete. During the period of Cyclone in active status, during configuration in a subordinate position. The configuration data is sent to FPGA by DATA0 pin. The configuration data is s

59、ynchronized in the DCLK input,1 clock cycle to transmit1 data bits.The other configuration mode and JTAG, PS etc.JTAG modeJTAG is mainly used for chip internal testing. TMS, TCK, TDI, TDO, respectively, mode selection, clock, data input and data output line. In the EP1C6Q240C8 chip, we can find the

60、corresponding to the148,147,155,149of the four pins, JTAG is a serial interface, using the printer port simple JTAG cable, is the use of print output with latch characteristics, using the software through I / O generated JTAG sequence. By the JTAG standards, through the JTAG read / write a byte to a