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文档简介

1、三人表决器、五人表决器的实验报告一实验目的熟悉Quart us II软件的基本操作学习使用Verilog HDL进行设计输入逐步掌握软件输入、编译、仿真的过程二实验说明本次实验是要设计一个二人表决 器。该电路应有两个数据输入端口blb1,b2, b3,电路的输出端口为voter (ub2voteru输出信号)。b3三人表决器真值表:输入信号输出信号BlB2B3u00000010010001111000101111011111逻辑表达式：U=blb2 b2b3 bib3三实验要求1、完成三人表决器的Verilog HDL程序代码输入并进行仿真2、采用结构描述方式和数据流描述方式3、完成对设计电路

2、的仿真验证 四、实验过程(1)三人表决器:程序代码蜂 voter, v1 module voter (C, Y);2input A,C;3output Y;IT4wirel:add result;5assign add_result=A+B+C:6assign Y= (add resu.lt=2 ) ?! bl: 11 bO;.7endrnodu.le|仿真结果五人表决器:程序代码H module three_vot.er_ex 1 (A,B,C,DfEfY); input A,B,C-D-E;output Y;wire 1:0 ad.d_result.;ass ign add_result=A-l-B+C+Dd-E;assign Y= (ad.d_result.=3 ) ?11 to 1: 11 toO; endmodule |仿真结果Ip11.0 x12D.0 xsJdOu虹挣11跖30 isJ1r tCr n_ir1!r fL五、实验体会通过三人表决器和五人表决器的设计，使我们更加熟悉Quart us 软件进行数字系统设计的步骤，以及运用Verilog HDL进行设计输入, 并掌握三人表决器和五人表决器的逻辑功能和设计原理，

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