沈航电路讲义第十四章 时序逻辑电路

1、沈航电路讲义第十四章 时序逻辑电路 时序逻辑电路的结构14.1 概述 时序逻辑电路的特点 时序电路逻辑功能的表示方法 时序逻辑电路的分类14.1.1 时序逻辑电路的结构aisi CI CO 1D C1bici-1ciQQCLK 串行加法器电路 执行ai、bi和ci-1三个数的相加运算；存储每次相加后的进位结果。全加器：由触发器构成的存储电路：通常包含组合电路和存储电路两部分，存储电路必不可少；存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起共同决定组合逻辑电路的输出。14.1.1 时序逻辑电路的结构14.1.2 时序逻辑电路的特点 时序逻辑电路在任何时刻的稳定输出，不仅与该时刻的输

2、入信号有关，而且还与电路原来的状态(以前的输入)有关，简称时序电路。 时序电路的逻辑功能可用逻辑函数式、状态表、卡诺图、状态转换图、时序图（波形图）和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。14.1.3 时序电路逻辑功能的表示方法 X(x1，x2，xi ) 输入信号Y(y1，y2，yj ) 输出信号Z(z1，z2，zk ) 存储电路的输入信号Q(q1，q2，ql ) 存储电路的输出信号14.1.3 时序电路逻辑功能的表示方法逻辑函数式：输出方程状态方程驱动方程激励方程14.1.3 时序电路逻辑功能的表示方法异步逻辑电路通常工作速度较慢，电路结构简单。1、根据时钟分类(触

3、发器的动作特点) 同步时序电路中，电路中所有触发器的时钟端是连在一起的，存储电路的状态转换是在同一时刻同步进行的。 同步逻辑电路通常工作速度较快，电路相对复杂。 异步时序电路中，电路中各个触发器的时钟端不是相连的，可能各不相同，也可能某一局部相同，存储状态的转换是在不同时刻异步进行的。14.1.4 时序逻辑电路的分类 穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。2、根据输出信号的特点分类 米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。14.1.4 时序逻辑电路的分类 分析时序电路逻辑功能的步骤14

4、.2 时序逻辑电路的分析方法 同步时序电路逻辑功能的分析 异步时序电路逻辑功能的分析电路图时钟方程、驱动方程和输出方程状态方程状态图、状态表或时序图判断电路逻辑功能235计算4114.2.1 分析时序电路逻辑功能的步骤TTL电路例1：14.2.2 同步时序电路逻辑功能的分析(4)状态转换表0000010010201003011041000510106110170000011111000014.2.2 同步时序电路逻辑功能的分析例1：(5)状态转换图(6)时序图CLK14.2.2 同步时序电路逻辑功能的分析(7)功能：同步七进制加法计数器例1：例2：14.2.2 同步时序电路逻辑功能的分析(5)

5、状态转换图(4)列状态转换表例2：14.2.2 同步时序电路逻辑功能的分析(6)功能：同步四进制加减可逆计数器Q2“1”1J1KC1FF0Q0Q01J1KC1FF1Q1Q11J1KC1FF2Q2“1”RDRDRD“1”计数脉冲CLKC(1) 时钟方程例1：(2) 驱动方程(3) 输出方程14.2.3 异步时序电路逻辑功能的分析当时钟脉冲 跳变沿到来时，方程成立无时钟，保持原态(4) 特性方程例1：(5) 状态方程14.2.3 异步时序电路逻辑功能的分析(6) 状态转换表计数脉冲CLKQ2Q1Q0clk2clk1clk000000001001110201011130111104100111500

6、0110模5异步加法计数器“1”表示有时钟跳变沿“0”表示无时钟跳变沿例1：进位输出C000001触发器状态时钟信号14.2.3 异步时序电路逻辑功能的分析000001010011100CLK0Q00ttttQ10Q20tC0(7) 时序图电路为一模5异步计数器(8) 逻辑功能：设初态 为：000例1：14.2.3 异步时序电路逻辑功能的分析(1) 时钟方程例2：(2) 驱动方程(3) 输出方程14.2.3 异步时序电路逻辑功能的分析当时钟脉冲 跳变沿到来时，方程成立无时钟，保持原态(4) 特性方程例2：(5) 状态方程14.2.3 异步时序电路逻辑功能的分析进位输出Cclk2clk1clk0

7、clk3模10异步加法计数器例2：计数脉冲clk0010010102010111301101041001115101010000000触发器状态时钟信号(6) 状态转换表61100117111010800011190010101000001100001Q2Q1Q0Q3000000000000000100001101010114.2.3 异步时序电路逻辑功能的分析(7) 状态转换图电路为一模10异步计数器(8) 逻辑功能：例2：111011110000000100100011/0/1/0/0/010111010/00100/00101/0100001110110/0/0/01001/1/0110

8、11100/0/1/1Q3Q2Q1Q0/C14.2.3 异步时序电路逻辑功能的分析 设计时序逻辑电路的步骤14.3 时序逻辑电路的设计方法 同步时序逻辑电路的设计 当选用小规模集成电路做设计时，电路最简的标准是所用的触发器和门电路的数目最少，而且触发器和门电路的输入端数目也最少。 当选用中、大规模集成电路做设计时，电路最简的标准是使用的集成电路的数目最少，种类最少，而且互相间的连线也最少。14.3.1 设计时序逻辑电路的步骤设计要求原始状态图画电路图检查电路能否自启动46选触发器，求时钟、输出、状态、驱动方程51状态分配32化简最简状态图14.3.1 设计时序逻辑电路的步骤1逻辑抽象，得出电路

9、的状态转换图或状态转换表将要求实现的逻辑功能表示为时序逻辑函数。 分析给定的逻辑问题，确定输入、输出变量以及电路的状态数； 定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号； 按题意列出电路的状态转换表或画出电路的状态转换图。14.3.1 设计时序逻辑电路的步骤2状态化简 若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态，则称这两个状态为等价状态。 状态化简的目的是将等价状态合并，以求得最简的状态转换图。 14.3.1 设计时序逻辑电路的步骤3状态分配又称状态编码 由时序电路所需的M个状态确定触发器的数目n 2n-1M2n; 状态编码给每个电路状态规定对应的触发

10、器状态组合。4选定触发器类型，求出电路的状态方程、驱动方程和输出方程。应力求减少使用的触发器种类。5画出逻辑图6检查设计的电路是否自启动14.3.1 设计时序逻辑电路的步骤例1:1建立原始状态图设计一个按自然态序变化的十三进制同步加法计数器，计数规则为逢十三进一，产生一个进位输出。 没有输入逻辑变量，只有输出逻辑变量C，规定有进位输出时C=1,无进位输出时C=0。 有13个有效状态S0 S12 。14.3.2 同步时序逻辑电路的设计状态化简2状态分配3已经最简。 M=13，取触发器数目为n=4,因为 231324； 取自然二进制数的00001100作为S0 S12的编码，得到状态转换表14.3

11、.2 同步时序逻辑电路的设计例1:状态转换表状态变化顺序状态编码进位输出C等效十进制数Q3 Q2 Q1 Q0S0S1S2S3S4S5S6S7S8S9S10S11S12S00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 00 0 0 0000000000000100123456789101112014.3.2 同步时序逻辑电路的设计例1:4选触发器，求时钟、输出、状态、驱动方程因需用4位二进制代码，选用4个CLK下降沿触发的JK触发器，分别用FF0、FF1、FF2

12、、FF3表示。由于要求采用同步方案，故时钟方程为：表示电路次态/进位输出C与电路现态关系的卡诺图Q3Q2Q1Q014.3.2 同步时序逻辑电路的设计例1:Q3Q2Q1Q0Q3*Q3Q2Q1Q0Q2*14.3.2 同步时序逻辑电路的设计例1:Q3Q2Q1Q0Q1*Q1Q0Q3Q2Q0*14.3.2 同步时序逻辑电路的设计例1:Q3Q2Q1Q014.3.2 同步时序逻辑电路的设计例1:状态方程：输出方程：14.3.2 同步时序逻辑电路的设计例1:状态方程：Q3*=Q3Q2+Q2Q1Q0(Q3+Q3)=(Q2Q1Q0)Q3+Q2Q3Q2*=(Q1Q0) Q2+(Q3(Q1Q0) )Q2Q1*=Q0Q

13、1+Q0Q1Q0*=(Q3+Q2)Q0+1Q0=(Q3Q2) Q0+1QQ*=JQ+KQ14.3.2 同步时序逻辑电路的设计例1:比较，得驱动方程：Q3*=Q3Q2+Q2Q1Q0(Q3+Q3)=(Q2Q1Q0)Q3+Q2Q3Q2*=(Q1Q0) Q2+(Q3(Q1Q0) )Q2Q1*=Q0Q1+Q0Q1Q0*=(Q3+Q2)Q0+1Q0=(Q3Q2) Q0+1Q0Q*=JQ+KQJ3=Q2Q1Q0, K3=Q2J2=Q1Q0, K2=(Q3(Q1Q0)J1=Q0, K1=Q0J0=(Q3Q2), K0=114.3.2 同步时序逻辑电路的设计例1:电路图514.3.2 同步时序逻辑电路的设计例1

14、:检查电路能否自启动6 将3个无效状态1101、1110和1111代入状态方程计算，所得次态分别为0010、0010和0000，电路能够自启动。14.3.2 同步时序逻辑电路的设计例1: 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：建立原始状态图1 取输入数据为输入变量，用X表示；取检测结果为输出变量，用Y表示。 设电路在没有输入1以前的状态为S0，输入一个1以后的状态为S1，输入两个1以后的状态为S2，连续输入3个或3个以上1以后的状态为S3 。0输入X101100111011110输出Y0000000010001114.3.2 同步时序

15、逻辑电路的设计例2:S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0状态转换表S3S2S1S0S3/1S3/1S2/0S1/01S0/0S0/0S0/0S0/00SS*/YX14.3.2 同步时序逻辑电路的设计例2:原始状态图中，凡是在输入相同时，输出相同、要转换到的次态

16、也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简2状态分配3所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=10例2:4选触发器，求时钟、输出、状态、驱动方程选用2个CLK下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：Q1Q0Q1Q0Q1Q0Q1Q0Q1*Q0*例2:Y=XQ1比较，得驱动方程：电路图56将无效状态11代入输出方程和状态方

17、程计算：电路能够自启动。Q0*=XQ1Q0+0Q0Q1*=XQ0Q1+XQ1Q*=JQ+KQJ0=XQ1, K0=1J1=XQ0, K1=XY=XQ1检查电路能否自启动例2:比较，得驱动方程：电路图5Q0*=XQ1Q0Q1*=XQ1+XQ0=X(Q1Q0)Q*=DD0=XQ1Q0D1=XQ1+XQ0=X(Q1Q0)例2:检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。例2: 用边沿JK触发器和最少的门电路设计一个脉冲序列检测电路（米利型）。X为输入，Y为输出，当检测到X（从左到右）连续输入1001时Y=1，否则Y=0，且X输入的首尾不能重复使用。例如：例建立原始状

18、态图1 取输入数据为输入变量，用X表示；取检测结果为输出变量，用Y表示。 设电路在没有连续输入1001以前的状态为S0，输入一个1以后的状态为S1，连续输入10以后的状态为S2，连续输入100以后的状态为S3，连续输入1001以后的状态为S0 。0输入X010010011100110输出Y0000100000001001000100 要求给出状态转换表、状态转换图、状态方程、输入方程、输出方程，并画出逻辑电路图。S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入0，由状态S1转入状态S2，并输出0；0/0如果仍接着输入0，由状

19、态S2转入状态S3，并输出0；0/0此后不论输入1或0，电路都将转入状态S0，当输入1时，输出1；输入0时，输出0。 电路无论处在什么状态，只要连续输入1001，都应回到初始状态，并输出1，以便重新计数。1/01/10/00/0状态转换表S3S2S1S0S0/1S1/0S1/0S1/01S0/0S3/0S2/0S0/00SS*/YX1/0状态化简2状态分配3S0=00S1=01S2=10S3=11S0S1S2S31/0X/Y0/00/01/01/10/00/01/0000111104选触发器，求输出、状态、驱动方程选用2个CLK下降沿触发的JK触发器，分别用FF1、FF2表示。采用同步方案，即

20、取：S0S1S2S31/0X/Y0/00/01/01/10/00/01/000011110Q2Q1X000111100100/001/010/001/000/000/111/001/000X0001111001010010Q2Q1Q2X000111100101010011Q2Q1Q1X000111100100000100Q2Q1Y4选触发器，求输出、状态、驱动方程S0S1S2S31/0X/Y0/00/01/01/10/00/01/00001111000X0001111001010010Q2Q1Q2X000111100101010011Q2Q1Q1X000111100100000100Q2Q1Y

21、输出方程状态方程Y=XQ2Q1比较，得驱动方程：电路图5Q*=JQ+KQJ2=XQ1, K2=X+Q1=(XQ1)J1=X+Q2 =(XQ2), K1 =(XQ2)Y=XQ2Q1Q1Q21J1KC1FF1Q11J1KC1FF2Q2CLKYX 寄存器的定义及其分类14.4 寄存器和移位寄存器 基本寄存器 移位寄存器 双向移位寄存器 在数字电路中，用来存放一组二进制数据或代码的电路称为寄存器。需用n个触发器来构成。十分灵活，用寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放一组n位二进制代码的寄存器， 按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。

22、基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，途也很广。14.4.1 寄存器的定义及其分类（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CLK上升沿送数。即有：（3）保持。在CR=1、CLK上升沿以外时间，寄存器内容将保持不变。14.4.2 基本寄存器并行输出时钟方程：驱动方程：状态方程：1、4位右移移位寄存器14.4.3 移位寄存器14.4.3 移位寄存器1、4位右移移位寄存器11100DIt0CLKt0Q0t0Q

23、1t0Q2t0Q3t000100100101101114.4.3 移位寄存器1、4位右移移位寄存器并行输出时钟方程：驱动方程：状态方程：14.4.3 移位寄存器2、4位左移移位寄存器4位双向移位寄存器74LS194A的逻辑图工作模式选择00Q1Q1Q1Q1保持14.4.4 双向移位寄存器4位双向移位寄存器74LS194A的逻辑图工作模式选择11D1D1D1D1并行输入14.4.4 双向移位寄存器4位双向移位寄存器74LS194A的逻辑图工作模式选择01Q0Q0Q0Q0右移14.4.4 双向移位寄存器4位双向移位寄存器74LS194A的逻辑图工作模式选择10Q2Q2Q2Q2左移14.4.4 双向

24、移位寄存器14.4.4 双向移位寄存器 同步二进制加法计数器7416114.5 计数器 同步十进制加法计数器74160 任意进制计数器的构成方法 同步二进制可逆计数器74191状态转换图14.5 计数器 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器14.5 计数器计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的

25、组成部分。计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。14.5 计数器1、加法计数器的状态转换图14.5.1 同步二进制加法计数器74161计数顺序电路状态等效十进制数进位输出CQ3 Q2 Q1 Q00123456789101112131415160 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00123456789101112131415000000000000000010利

26、用C端电位的下降沿可作为向高位计数器进位的输出信号2、加法计数器的状态转换表14.5.1 同步二进制加法计数器74161 若计数输入脉冲的频率为f0，则Q0、Q1、Q2和Q3端输出脉冲的频率将依次为f0/2、f0/4、f0/8和f0/16，因此称计数器为分频器。 计数器能计到的最大数称为计数器的容量，等于计数器所有各位全为1时的数值。n位二进制计数器的容量等于2n-1。3、加法计数器的时序图14.5.1 同步二进制加法计数器741614、74161的逻辑功能D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDC4位同步二进制计数器74161的逻辑图CLKCLK上升沿触发D0D1D2D3Q0Q

27、1Q2Q3LDCLKEPETRDC4位同步二进制计数器74161的逻辑图0RD0000RD为异步置零（复位）端CLK上升沿触发4、74161的逻辑功能D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDC4位同步二进制计数器74161的逻辑图LD为同步预置数控制端11 当RD=1、LD=0时,电路工作在同步预置数状态。RD为异步置零（复位）端1RD0LD1D001CLK上升沿触发4、74161的逻辑功能D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDCEP和ET为工作状态控制端4位同步二进制计数器74161的逻辑图保持LD为同步预置数控制端RD为异步置零（复位）端CLK上升沿触发C为进

28、位输出端1RD1LD1ET0EP00000保持Q0C4、74161的逻辑功能EP和ET为工作状态控制端LD为同步预置数控制端RD为异步置零（复位）端CLK上升沿触发C为进位输出端D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDC1RD1LD0ETEP00000保持Q0C4位同步二进制计数器74161的逻辑图0 RD= LD= 1且ETEP=0时，计数器状态保持不变4、74161的逻辑功能D0D1D2D3Q0Q1Q2Q3LDCLKEPETRDCQ04位同步二进制计数器74161的逻辑图 当RD=LD= EP=ET=1时,电路工作在计数状态EP和ET为工作状态控制端LD为同步预置数控制端RD

29、为异步置零（复位）端CLK上升沿触发C为进位输出端1RD1LD1ET1EP1011111翻转Q011Q0Q0Q0 RD= LD= 1且ETEP=0时，计数器状态保持不变4、74161的逻辑功能 1 1 1 1 计数 1 1 0 保持(但C=0)5、4位同步二进制计数器74161的功能表工作状态ETEPLDRDCLK 0 异步置零 1 0 同步预置数 1 1 0 1 保持14.5.1 同步二进制加法计数器74161 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。6、计数器74161/163的引脚排列图14.5.1 同步二进制加法计数器74161RDLDD

30、0D1D2D3Q0Q1Q2Q3CLKEPETCt1t2t3t4t6t56、计数器74161的时序图14.5.1 同步二进制加法计数器74161输出方程 设用U/D表示加减控制信号，且U/ D0时作加计数， U/ D 1时作减计数，则把二进制同步加法计数器的驱动方程和(U/ D)相与，把减法计数器的驱动方程和U/ D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。14.5.2 同步二进制可逆计数器741911、驱动方程和输出方程14.5.2 同步二进制可逆计数器741912、逻辑电路图 0 1 1 减法计数 0 1 0 加法计数CLKI工作状态U/DLDS 1 1 保持 0 异步预置

31、数14.5.2 同步二进制可逆计数器741913、功能表14.5.2 同步二进制可逆计数器741914、时序图0 0 0 00 0 0 00 1 1 00 1 1 00 1 0 00 1 0 00 0 1 00 0 1 014.5.3 同步十进制加法计数器741601、状态转换表110111001111111010111010能够自启动0000000100100011010001010110011110001001/0/0/0/0/0/0/0/0/1/0/0/1/0/1/0/1/C14.5.3 同步十进制加法计数器741602、状态转换图14.5.3 同步十进制加法计数器741603、逻辑电路

32、图7416074162十进制：7416174163十六进制：异步清零同步清零7419074192十进制：7419174193十六进制：单时钟双时钟集成同步加/减可逆计数器集成同步加法计数器同步预置数异步预置数14.5.3 同步十进制加法计数器74160 只能用已有的计数器产品经过外电路的不同连接方式得到。 设已有的是N进制计数器，需要得到的是M进制计数器。分MN两种情况讨论： 已有的计数器产品有十进制、十六进制、7位二进制、12位二进制和14位二进制等。在需要其他任意一种进制的计数器时，14.5.4 任意进制计数器的构成方法1、MN的情况置零法(复位法)、置数法(置位法)(1)置零法适用于有置零输入端的计数器S0S1S2S3SN-1SN-2SN-3SMSM-1SM-2S3S2S1S0SMSM-1SM-2S0S1S2S3SN-1SN-2SN-3SMSM-1SM-2S3S2S1S0SM-1SM-2异步置零同步置零74160741