数字电子技术基础-第六章-时序逻辑电路

1、第六章 时序逻辑电路6.1 概述一、时序逻辑电路的特点功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。例：串行加法器，两个多位数从低位到高位逐位相加2. 电路结构上包含存储电路和组合电路存储器状态和输入变量共同决定输出二、时序电路的一般结构形式与功能描述方法可以用三个方程组来描述：三、时序电路的分类1. 同步时序电路与异步时序电路同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻异步：没有统一的clk,触发器状态的变化有先有后2. Mealy型和Moore型Mealy型： Moore型： 6.2 时序电路的分析方法6.2.1 同步时序电路的分析方法分

2、析：找出给定时序电路的逻辑功能即找出在输入和CLK作用下，电路的次态和输出。一般步骤：从给定电路写出存储电路中每个触发器的驱动方程（输入的逻辑式），得到整个电路的驱动方程。将驱动方程代入触发器的特性方程，得到状态方程。从给定电路写出输出方程。例：TTL电路6.2.2 时序电路的状态转换表、状态转换图、状态机流程图和时序图一、状态转换表0000010001010001001100111000100101010111001100001111000100000100102010030110410005101061101700000111110000二、状态转换图三、状态机流程图（State Mach

3、ine Chart）四、时序图例：（4）列状态转换表：（5）状态转换图00011011001/010/011/000/1111/100/001/010/0*6.2.3 异步时序逻辑电路的分析方法各触发器的时钟不同时发生例：TTL电路C11J1KC11J1KC11J1KFF0FF1FF2Q0Q1Q2YCP11例 试分析图示电路的逻辑功能，并画出状态转换图 和时序图。这是异步时序逻辑电路。分析如下：解：C1C1FF1 和 FF2 受 Q0 下降沿触发CPC1 FF0 受 CP 下降沿触发C11J1KC11J1KC11J1KFF0FF1FF2Q0Q1Q2YCP11. 写方程式(1) 时钟方程(3)

4、驱动方程(2) 输出方程(4) 状态方程CP1 = CP2 = Q0 FF1、FF2 由 Q0 下降沿触发CP0 = CP FF0 由 CP 下降沿触发Y = Q2n11J1KJ0 = K0 = 1Q2nQ1nQ1nQ2Y1K1JJ2 = Q1n ，K2 =Q1nJ1 =Q2n ， K1 = 11J1K1J1 = Q2n ，K1 = 11. 写方程式(1) 时钟方程(3) 驱动方程(2) 输出方程(4) 状态方程CP1 = CP2 = Q0 FF1和 FF2由 Q0 下降沿触发CP0 = CP FF0 由 CP 下降沿触发Y = Q2nJ0 = K0 = 1J2 = Q1n ，K2 = Q1n

5、Q0n+1 = J0 Q0n + K0 Q0n Q1n+1 = J1 Q1n + K1 Q1n Q2n+1 = J2 Q2n + K2 Q2n = 1 Q0n + 1 Q0n = Q0n代入 J0 = 1，K0 = 1代入 J1 = Q2n， K1 = 1Q1n+1 = Q2n Q1n Q0下降沿有效Q0n+1 = Q0n CP 下降沿有效Q2n+1 = Q1n Q2n+Q1n Q2n Q0 下降沿有效代入 J2 = Q1n， K2 = Q1n = Q2n Q1n + 1 Q1n = Q2n Q1n = Q1n Q2n + Q1n Q2n = Q1n Q2n +Q1nQ2n 2. 列状态转换真

6、值表设初始状态为Q2 Q1 Q0 = 0000100000 Q0n+1 = Q0n = 0 = 1 Y = Q2n = 001YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输 出次 态现 态CP2CP0CP1时 钟 脉 冲CP0 = CP，FF0满足时钟触发条件。CP1 = CP2= Q0 为上升沿，FF1 和FF2 不满足时钟触发条件，其状态保持不变。002. 列状态转换真值表设初始状态为Q2 Q1 Q0 = 0000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输 出次 态现 态CP2CP0CP1时 钟 脉 冲0101001 Q0n+1 = Q0n = 1 = 0将新状

7、态“001”作为现态，再计算下一个次态。CP1 = CP2 = Q0 为下降沿，FF1 和 FF2 满足时钟触发条件。 Q2n+1 = Q1n Q2n +Q1n Q2n = 0 0 +0 0 = 0 Y = Q2n = 0 Q1n+1 = Q2n Q1n = 11 =1 电路构成异步六进制计数器，同时向高位送出一个负跃变的进位信号。3. 逻辑功能说明2. 列状态转换真值表设初始状态为Q2 Q1 Q0 = 0000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输 出次 态现 态CP2CP0CP1时 钟 脉 冲00101001101001000111001100101000101一

8、直计算到电路状态进入循环为止。依次类推4. 画状态转换图和时序图Q2 Q1 Q0 x / y/ 0000001010011100/ 0/ 0/ 0/ 1/ 1101000010000011101001000111000101000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输 出次 态现 态CP2CP0CP1时 钟 脉 冲10110110010Y110010100Q0Q1Q2000000000 当计数至第 6 个计数脉冲CP 时，电路状态进入循环，Y 输出进位脉冲下降沿。CP123456001/ 04. 画状态转换图和时序图000001010011100Q2 Q1 Q0 x

9、/ y/ 0/ 0/ 0/ 1/ 11011016.3 若干常用的时序逻辑电路6.3.1 寄存器和移位寄存器一、寄存器用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。只要求其中每个触发器可置1，置0。例1：例：用维-阻触发器结构的74HC175二、移位寄存器（代码在寄存器中左/右移动）具有存储 + 移位功能器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能RDS1S0工作状态0XX置零100保持101右移110左移111并行输入 扩展应用（4位 8位）6.3.2 计数器用于计数、分频、定时、产生节拍脉冲等分类：按时钟分，同步、异步 按计数过程中数字

10、增减分，加、减和可逆 按计数器中的数字编码分，二进制、二-十进制和 循环码 按计数容量分，十进制，六十进制一、同步计数器同步二进制计数器同步二进制加法计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：器件实例：74161工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触

11、发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：同步加减计数器加/减计数器加/减计数结果加/减计数器计数结果两种解决方案a.单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）工作状态X11X保持XX0X预置数(异步)010加计数011减计数b.双时钟方式器件实例：74LS193（采用T触发器，即T=1）2. 同步十进制计数器加法计数器基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。能自启动器件实例：74 160工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）

12、X11X0保持（C=0）1111计数减法计数器基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。能自启动十进制可逆计数器基本原理一致，电路只用到00001001的十个状态实例器件单时钟：74190,168双时钟：74192二. 异步计数器1. 二进制计数器异步二进制加法计数器在末位+1时，从低位到高位逐位进位方式工作。原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转异步二进制减法计数器在末位-1时，从低位到高位逐位借位方式工作。原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转2、异步十进制加法计数器原理：在4位二进制异步

13、加法计数器上修改而成，要跳过1010 1111这六个状态12345678910J=0J=1J=0J=K=1J=1J=0器件实例：二五十进制异步计数器74LS290三、任意进制计数器的构成方法用已有的N进制芯片，组成M进制计数器，是常用的方法。N进制M进制1. N M原理：计数循环过程中设法跳过NM个状态。具体方法：置零法 置数法例：将十进制的74160接成六进制计数器异步置零法工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数例：将十进制的74160接成六进制计数器异步置零法置数法 (a)置入0000 (b)置入10012. N

14、M 的计数器然后再采用置零或置数的方法例：用74160接成二十九进制工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数例：用74160接成二十九进制整体置零（异步）整体置数（同步）例 由两片 CT74LS161 级联组成的四十二进制计数器。CPCOD0CTTCTPCRLDD1D2D3Q0Q1Q2Q31CT74LS1611COD0CTTCTPCRLDD1D2D3Q0 Q1 Q2 Q3 1CT74LS161&计数输入十进制数 42 对应的二进制数为“00101010”，当计数器计到 42时，计数器的状态为 Q3Q2Q1Q0 Q3 Q2

15、 Q1 Q0 = 00101010，其反馈归零函数为 CR = Q1Q3Q1，这时，与非门输出低电平 0 ，使两片 CT74LS161 同时被清零，从而实现了四十二进制计数。四、移位寄存器型计数器1. 环形计数器2. 扭环形计数器五、计数器应用实例例1，计数器+译码器顺序节拍脉冲发生器例2，计数器+数据选择器序列脉冲发生器发生的序列：000101116.4 时序逻辑电路的设计方法6.4.1 同步时序逻辑电路的设计方法设计的一般步骤一、逻辑抽象，求出状态转换图或状态转换表1. 确定输入/输出变量、电路状态数。2. 定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。3. 按设计要

16、求列出状态转换表，或画出状态转换图。二、状态化简若两个状态在相同的输入下有相同的输出，并转换到同一个次态，则称为等价状态；等价状态可以合并。三、状态分配（编码）1. 确定触发器数目。2. 给每个状态规定一个代码。（通常编码的取法、排列顺序都依照一定的规律）四、选定触发器类型求出状态方程，驱动方程，输出方程。五、画出逻辑图六、检查自启动6.5.2 同步时序逻辑电路设计举例例 1 设计一个递增同步六进制计数器，要求计数器状态转换代码具有相邻性（相邻的两组代码中只有一位代码不同），且代码不包含全 0 和全 1 的码组。解：设计步骤S0S1S2/ 0/ 0S3/ 0S4/ 0 / 1(1) 根据设计要

17、求，画原始状态转换图。根据题意可知该同步计数器的原始状态有 6 个，分别用 S0、S1 、 、S5 表示；S0 为初始状态，在输入时钟脉冲 CP 作用下，电路状态依次转换。在状态为S5时，输出 Y = 1，为其它状态时，Y = 0。如再输入一个时钟脉冲 CP，计数器返回初始状态，同时 Y 输出一个负跃变的进位信号。由此可画出下图所示的原始状态转换图。S5/ 0(2) 列出状态转换编码表。 将电路状态用二进制码进行编码，通常采用自然二进制码。采用的码位数 n 与电路状态数 N 之间应满足 2nN 2n-1由于电路有 6 个状态，因此，该计数器由 3 个触发器构成，其状态为 3 位二进制编码，且不

18、能选用 000 和 111。设编码从 Q0nQ1nQ0n =001开始，由此可列出电路状态转换编码表如下：0101001S40001011S30011010S20010110S10110100S0YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次 态现态状态顺序1100101S543210等效十5进制数(3) 确定触发器类型，求输出方程、状态方程和驱动方程。选用 JK 触发器。其特性方程为 Qn+1 = JQn +KQn 。 1 110 Q2nQ1n Q0n0100 0111 1 1 0 0Q2nQ1n Q0n0100 0111 0 0 1 1010 10 Q2nQ1n Q0n0100 0111 0 1 0 1 1 010 Q2nQ1n Q0n0100 0111 0 0 0 0 1 0Q2n+1 卡诺图Q1n+1 卡诺图Q0n+1 卡诺图Y 卡诺图 0输出方程为状态方程为 将状态方程与 JK 触发器的特性方程 Qn+1 = JQn +KQn 进行比较，可得驱动方程为,0102121202=KQJQKQJKQJnnnn0Qn1Qn(4) 检查自启动。该计数器的无效状态为 000 和 111，将 000 状态代入状态方程中进行核算后