DOCEDA技术及应用实验项目讲义图文

1、EDA技术及应用实验项目讲义_图文天道酬勤心上秋草堂天道酬勤心上秋草堂第一部分基础项目项目一QuartusII软件初识一、项目目的1.初步认识EDA设计软件QuartusII的使用界面；2.了解QuartusII软件的使用方法；二、项目设备及仪器1.计算机；2.QuartusIIEDA开发软件；三、项目内容初识QuartusII软件使用界面，了解各菜单的功能及作用。1.1.初识（1）QuartusII软件的快捷图标如图1-1 所示。图1-1（2）双击QuartusII软件图标将打开QuartusII软件的初始界面如图1-2所 示。图1-2QuartusII软件界面如果程序没有正常安装licen

2、se许可文件，那么会弹出如图1-3所示的对话框。图中列出了三项内容，分别是：Continueusingthesoftwarewithoutcompilationsupport继续使用这个没有编译支持的软件；若选这项，那么在编译时将无法通过。1天道酬勤心上秋草堂天道酬勤心上秋草堂Performautomaticweblicenseretrieval通过网络平台自动运行、取 回许可文件；图1-3Ifyouhaveavalidlicensefile,specifythelocationofyourlicensefile如果你有一个有效地许可文件，那么指定其所在的路径。一般情况，我们选择第三项，然后点

3、击“OK”就会打开如图1-4 所示的界面。图1-4图1-4也可以通过如下步骤打开：执行“Tools”“licensesetup”。（3）修改license许可文件。由于实验室的QuartusII软件是通过网络安装的，其license文件内的物理地址都是统一的。要正常使用QuartusII软件，就必须更改license文件的相关内容。图4右上角“licensefile:”选项中的内容为许可文件license.DAT的路径：“c:altera81quartuslicense.DAT”。我们要修改的就是license.DAT文件中的内容，于是先在上面讲到的路径下找到该文件，点击右键，在“打开方式”中

4、选择用记事本方式将license.DAT文件2天道酬勤心上秋草堂天道酬勤心上秋草堂打开，如图1-5 所示。图1-5license.DAT文件打开后如图1-6 所示。图1-6license.DAT文件内容根据license.DAT文件下方的提示我们可以进行设置。这里需要更改的只有两个地方，图1-6用鼠标选中的内容为：“HOSTID=00105cd0db72”，其意为计算机的客户ID，也就是通常所说的物理地址。如上所讲，由于实验室采用的是网络拷贝的安装方法，使用的是同一台母机的物理地址，而各台计算机的物理地址不一样，所以需要更改。确定本机的物理地址，方式有二。其一，图1-5下方“NetworkIn

5、terfaceCard(NIC)ID”选项中所显示的内容：“00d6075b5d4”即为本机的物理地址；其二，点击“开始”“运行(R)”,在弹出的“运行”命令对话框中输入“cmd”，然后点击“确认”按钮，将弹出“DOS”命令界面，并输入命令：ipconfig/all,然后回车，将显示本机的ip信息如图1-7所示。图1-7中“PhysicalAddress:00-0D-60-75-B5-D4”便是本机的物理地址，与方法一得到数据一致。将得到的物理地址替换license.DAT文件中的原物理地址，并保存。（这里建议大家讲更改好的license.DAT文件另存到D盘自己的文件夹下，因为实验室的计算机

6、是自动还原系统C盘的，若未另存，那么每次开机都得重新设置license.DAT文件中的数据）。3天道酬勤心上秋草堂天道酬勤心上秋草堂图1-7ip地址属性替换完license.DAT文件中的数据后，在图1-4中，点击右上角的“”按钮，将新的license.DAT文件路径添加到“licensefile:”选项中，如图1-8 所示。图1-8license许可文件安装对话框对比图1-4和图1-8，可以发现界面发生了变化，原先空白的地方有了相关版本、有效期等信息。至此，QuartusII软件才可以正常使用。为了方便使用，最好将更改好的license.DAT文件另存至其他不受系统保护的D盘自己的工作文件下

7、。（4）QuartusII软件的常用菜单释义。菜单中若某项后有“”，则表示点击该选项后，将弹出一个对话框；菜单中若某项后有“”符号，则表示该选项还有子项。本讲义中对常用的菜单选项将以号标示。File菜单NewNew新建文件打开文件OpenOpenClose关闭文件NewProjectWizardWizard新建工程向导4 天道酬勤心上秋草堂天道酬勤心上秋草堂OpenProjectProjectSaveProjectCloseProjectSave保存另存为当前报告文件另存为文件属性SaveAsAs打开已存在的工程MAX+PLUSII工程转换保存工程关闭工程ConvertMAX+PLUSIIPr

8、ojectSaveCurrentReportSectionAsAsFilePropertiesPropertiesCreate/Update生成/更新生成HDL设计文件生成AHDL文件生成Verilog模板生成VHDL元件声明Create生成符号文件CreateHDLDesignFileforCurrentFileCreateSymbolFilesforCurrentFileCreateAHDLIncludeFilesforCurrentFileCreateVerilogInstantiationTemplateFilesforCurrentFileCreateVHDLComponentDec

9、larationFilesforCurrentFileDesignFilefromSelectedBlockBlock从所选的块生成设计文件从所选的块更新设计文件生成SignlaTapII文件UpdateDesignFilefromSelectedBlockBlockCreateSignlaTapIIFilefromDesignInstance(s)CreateJAM,SVF,orISCFileFileCreate/UpdateIPSFileFileCreateSignalTapIIListFile生成SignlaTapII清单文件生成JAM,SVF,orISC格式的文件生成板级分支扫描文件从

10、管脚图生成顶层设计文件生成/更新IPS文件CreateBoard-LevelBoundary-ScanFileFileExportExportPageSetupSetupPrintPreviewPrintPrint打印RecentFilesExitUndoRedoCutCopyPaste输出CreateTop-LevelDesignFilefromPinPlannerPlannerConvertProgrammingFilesFiles页面设置打印预览最近打开过的文件编程下载文件转换RecentProjects最近打开过的工程退出软件Edit菜单撤销恢复剪切复制粘贴全选5Delete删除Sel

11、ectall天道酬勤心上秋草堂天道酬勤心上秋草堂FindFindFindNext查找查找下一个FindMatchingDelimiter查找匹配的去限器替换ReplaceReplaceGoToTo跳转到IncreaseIndent增加缩进量DecreaseIndent减少缩进量InsertFileFile插入文件插入模板InsertTemplateTemplateToggleBookmark设置书签JumpToNextBookmark跳转至下一书签处JumpToPreviousBookmark跳转至前一个书签处ClearAllBookmarks清除所有的书签ReplaceTabsWithSpa

12、ces用空格替换跳格View菜单UtilityWindowsNodeFinderTclConsole窗口实体工程项目导航栏节点查找ProjectNavigatorTcl控制台Messages信息栏Status状态栏ChangeManager改动信息管理Tasks任务栏FullScreenWordWrap全屏字套ShowLineNumbers显示行标ShowIndentationGuide竖向对齐提示ShowWhiteSpace显示空格Project菜单AddCurrentFiletoProject将当前文件添加至工程Add/RemoveFilesinProjectProjectRevision

13、sRevisions版本信息复制工程复位工程导入数据库输出数据库导入设计分割输出设计分割6CopyProjectProject共工程中添加/移除文件RestoreArchivedProjectProjectImportDatabaseDatabaseExportDatabaseDatabaseImportDesignPartitionPartitionExportDesignPartitionPartition天道酬勤心上秋草堂天道酬勤心上秋草堂GenerateBottom-UpDesignPartitionScriptsScriptsGenerateTclFileforProjectProj

14、ectOrganizeQuartusIISettingsFileHardCopyUtilitiesLocate生成Tcl文件生成早期电源估测文件QuartusII初始化设置GeneratePowerPlayEarlyPowerEstimatorFile生成底层设计分割脚本硬件复制实体位于结构组织SetasTop-LevelEntity设置为顶层实体HierarchyAssignments菜单DeviceDevice器件Pins管脚TimingAnalysisSettingsSettingsEDAToolSettingsSettingsSettingsSettings设置经典时序分析向导任务编辑

15、器管脚配置删除任务降低任务注解任务导入任务输出任务任务分组时间分析图逻辑锁存器窗口设计分割窗口时间分析设置EDA第三方工具设置ClassicTimingAnalyzerWizardWizardAssignmentEditorPinPlannerRemoveAssignmentsAssignmentsDemoteAssignmentsAssignmentsImportAssignmentsAssignmentsExportAssignmentsAssignmentsTimingClosureFloorplanBack-AnnotateAssignmentsAssignmentsAssignmen

16、t(Time)GroupsGroupsLogicLockRegionsWindowDesignPartitionsWindowProcessing菜单StopProcessingStartCompilationAnalyzeCurrentFileStart停止处理过程开始编译分析当前文件更新存储器的初始化文件开始编译和仿真生成功能仿真网络表开始编译报告UpdateMemoryInitializationFileCompilationReportStartCompilationandSimulationStartSimulationSimulationDebugSimulationReport开

17、始仿真仿真调试仿真报告GenerateFunctionalSimulationNetlist7天道酬勤心上秋草堂天道酬勤心上秋草堂CompilerToolSimulatorTool编译工具仿真工具经典时序分析工具电源分析工具运行EDA仿真工具运行EDA时序分析工具浏览设计空间时间队列分析芯片核编辑器ClassicTimingAnalyzerToolPowerPlayPowerAnalyzerToolTools菜单RunEDASimulationToolRunEDATimingAnalysisToolLaunchDesignSpaceExploreTimeQuestTimingAnalyzerA

18、dvisors顾问设计分割器SignalTapII逻辑分析内部系统存储器编辑器逻辑分析界面编辑器内部系统源及探测编辑器ChipPlanner(FloorplanandChipEditor)DesignPartitionPlannerNetlistViewers网络表浏览器SignalTapIILogicAnalyzerLogicAnalyzerInterfaceEditorSignalProbePinsPinsProgrammerSOPCBuilderTclScriptsScriptsCustomizeCustomizeOptionsOptionsLicenseSetupSetupIn-Sys

19、temMemoryContentEditorIn-SystemSourcesandProbesEditor信号探测管脚编程下载MegaWizardPlug-InManagerManagerSOPC生成器Tcl脚本用户自定义操作选项宏模块管理器License许可文件设置（5）快捷工具栏介绍。工具栏上的每一个按钮都对应于菜单栏里的某一项，QuartusII软件的主工具栏按钮如图1-9所示。图1-9主工具栏用原理图输入法设计如图1-10所示的逻辑电路。2.2.用原理图输入法设计如图8工程导航 栏设置任务编辑器管脚编辑器芯片编辑器停止处理过程开始经典时序分析开始分析与综合开始编译开始时间队列分析时间队

20、列分析器波形仿真分析编译报告编程下载SOPC生成器帮助天道酬勤心上秋草堂天道酬勤心上秋草堂图1-10逻辑电路图（1）建立工程项目QuartusII软件的使用都是以工程项目为管理对象的。不管是原理图输入法还是文本输入，如VHDL、VerilogHDL或AHDL等，都先建工程文件（后缀为*.qpf）， 然后再建相应的编辑文件。图1-11新建工程步骤一注意：在建工程之前，我们要先在工作盘（一般为D盘）下建立一个用户自己，、，的文件夹的文件夹，因为QuartusII软件不允许将工程软件不允许将工程、设计文件等资料直接存在根目录下设计文件等资料直接存在根目录下，。今后的学习可以在myeda文件夹内再建一

21、些子故在此先建文件夹并取名为myedamyeda。今后的学习可以在文件夹。执行“File”“NewProjectWizard”命令建立工程，打开如图11所示的界面。单击“NEXT”按钮，如图1-12所示，图中有三个地方需要设置。第一，该空所填内容为“工程所在的路径”，此处为D:myedaproject1。project1为我们先前所建文件夹myeda下的一个子文件夹。本设计所建的工程、文件都将存入project1子文件夹内。第二，该空所填内容为本设计工程的工程名，此处取设计工程为RSCFQ。工程9 天道酬勤心上秋草堂天道酬勤心上秋草堂建完后，将在project1子文件夹内生成一个完整名为RSC

22、FQ.qpf的工程文件，后缀“*.qpf”表示为工程文件。 第三，一般要求该空与第二空所填内容一致，意为该工程的顶层设计实体。图1-12 新建工程步骤二图1-13新建工程步骤三添加所选文件添加所有所选文件移除文件属性往上移动往下移动图1-14新建工程步骤四单击“NEXT”按钮，此时，如果工程存放的路径不存在，即文件夹project110天道酬勤心上秋草堂天道酬勤心上秋草堂未曾建好，那么将弹出如图1-13所示的提示界面。点击“是”按钮，系统将自动建立project1文件夹，使工程存放路径D:myedaproject1存在。若D:myedaproject1已经存在，那么会直接弹出如图1-14所示的

23、界面。若原来已经有某些设计文件，则可以在图1-14中点击“”按钮查找欲添加文件的路径，然后点击“Add”按钮即可将其添加进本设计工程项目内。单击“NEXT”按钮，弹出如图1-15 所示的界面。本机所含Cyclone系列芯片列表图1-15 新建工程步骤五图1-16新建工程步骤六图1-15所示为FPGA器件选择界面。在“Family”下拉框中所列是本计算所安装好的FPGA器件系列表单，我院EDA实验室的实验设备所用的便是Cyclone系列芯片。“Targetdevice”选项中有两项，其一“AutodeviceselectedbytheFitter”意指若用户不指定具体的芯片，那么“Fitter”

24、将自动为之选择一块芯片与之相匹11天道酬勤心上秋草堂天道酬勤心上秋草堂配。其二“SpecificdeviceselectedinAvailabledeviceslist”意指在有效器件列表中选由用户选择一片特定的芯片。图15所示的便是该选项，此时在“Availabledevices”列表里选择了“EP1C3T1144C8”这片实验箱所用的芯片。单击“NEXT”按钮，弹出如图1-16所示的界面。该界面主要是用来选择第三方EDA工具。本设计不需要其他EDA工具，故直接点击“NEXT”按钮，弹出如图1-17所示 的界面。图1-17新建工程步骤七图图1-18新建文件对话框该界面主要是对前面的一些操作信

25、息进行概括、总结和集中，在此可以看出设计工程的路径、工程名、顶层实体名、包含文件的数量、器件系列及具体指定了哪种芯片等信息将一目了然。单击“Finish”按钮完成工程项目的建立。以上几个步骤是一般的新建设计工程项目的流程。如果没有要添加的文件、器件选择也采取默认方式，那么在图1-12中，就可以直接单击“Finish”按钮来快速完成设计工程的新建步骤。（2）新建原理图设计文件执行“File”“New”命令，将弹出如图1-18所示的界面。图1-18所示的对话框列出了QuartusII软件支持的文件类型，具体如表1所示(常用的以号标示)。表1-1文件类型AHDLFileDesignFiles设计文件

26、BlockDiagram/SchematicFileEDIFFileStateMachineFileSystemVerilogHDLFileAHDL文件块文件/原理图文件EDIF文件状态机文件系统带有的HDL文件12天道酬勤心上秋草堂天道酬勤心上秋草堂TclScriptFileVerilogHDLFileVHDLFileMemoryFiles存储文件Verification/De-bugingFiles验证/调试文件Hexadecimal(Intel-Format)FileMemoryInitializationFileIn-SystemSourcesandProbesFileLogicAna

27、lyzerInterfaceFileSignalTapIILogicAnalyzerFileVectorWaveformFileAHDLIncludeFileOtherFiles其他文件BlockSymbolFileChainDescriptionFileSynopsysDesignConstraintsFileTextFileTcl脚本文件VerilogHDL文件VHDL文件十六进（Intel格式）文件存储器初始化文件系统内部源及探测文件逻辑分析接口文件SignalTapII逻辑分析文件波形矢量仿真文件AHDL包含文件符号块文件链描述文件Synopsys设计限制文件文本文件这里我们选择“Bl

28、ockDiagram/SchematicFile”，即原理图文件。点击“OK”按钮，将弹出如图1-19所示的原理图编辑界面。原理图编辑界面中的工具栏介绍如图1-20所示。原理图编辑区图1-19原理图编辑界面图1-20原理工具栏在原理图编辑区中双击鼠标左键，将弹出如图1-21所示的器件符号插入对话13选择部分线段橡皮筋功能直叫导管工具直角总线工具直角节点工具流程图模块插入原理图元件文本工具选择工具窗口分离工具缩放全屏查找向左转90度垂直镜像翻转水平镜像翻转画圆弧画直线画圆/椭圆画矩形天道酬勤心上秋草堂天道酬勤心上秋草堂框。图1-21中，“Libraries”选项下所列清单是QuartusII软件

29、所带的元件库。主要分三种：megafunctions:强函数库；others:主要是maxplus2的老式宏函数；primitives:基本库，包括buffer、logic、other、pin和storage等5个常用元件库。其中logic库中包含与门、或门、非门、异或门等最常用的逻辑门元件，pin库中包含有输入、输出、双向等端口符号。 注意：列表中的“+”符号表示还有子项目。图1-21Symbol对话框对于图10所示的逻辑电路，主要用到了双输入的与非门（nand2）及输入(input)、输出端口(output)。通过点击“primitives”“logic”“nand2”，可以找到与非门。如

30、果知道元件的在库中的名字，可以直接在Symbol对话框的“Name:”选项中填入元件名，如“nand2”，则将出在右边出现该元件的预览图，如图1-22 所示。图1-22查找与非门“nand2”若选中“Repeat-insertmode”复选框，那么可以多次在放入选中的元件，直14天道酬勤心上秋草堂天道酬勤心上秋草堂到点击鼠标右键结束。用类似的方式放置2个与非门（nand2）、2个输入(input)端口和2个输出(output)端口到原理图编辑区，如图1-23所示。连接各个元件符号。将鼠标移到某个元件的引脚处，鼠标将变成十字，然后点击鼠标左键拖动到要连接的另一个元的一端后，松开鼠标左键即可连接这

31、两个元 件。图1-23元件全部连接完后如图1-24 所示。图1-24设定输入、输出引脚的变量名。用鼠标双击任意一个需要改名的input元件或output元件，将弹出如图1-25所示的对话框。在“Pinname(s):”选项中输入元件名，如“a” ，然后点击“确定”即可。图1-25管脚名设置对话框同理，设置其他引脚信号名，最后如图1-26所示。至此，逻辑电路的原理图15天道酬勤心上秋草堂天道酬勤心上秋草堂绘制工作就结束了，执行“File”“Save”命令将设计文件存盘，会弹出如图1-27所示界面。在此需要注意两点：其一，是千万不要将复选框“Addfiletocurrentproject”前面的“

32、”去掉。这是因为只有选择该复选框，才表示将该原理图设计文件添加进当前的设计工程项目内。不管是原理图文件还是将来学到的VHDL文本文件都要包含在工程项目中才能正常编译和仿真。其二，当工程项目里只有一个文件（原理图文件或文本文件）时，文件的存盘名要与工程项目名、顶层实体名三者都已致，此处为“RSCF”。原理图的后缀是 “*.bdf”图 1-26图1-27 （3）编译原理图文件图1-28执行“StartCompilation”命令编译是原理图设计不可或缺的部分，只有经过编译，才能生成系统所需其他信16天道酬勤心上秋草堂天道酬勤心上秋草堂息。执行“Processing”“StartCompilatio

33、n”命令进行编译，如图1-28所示。或点击主工具栏中的图标也可进行编译。编译结束后，会出现对话框对编译过程中遇到的错误或警告情况提示。若有错误，那么会在信息栏里用红色标示出错误的类型、位置等信息；若有警告则会在信息栏里用蓝色标示出来。双击信息栏里的错误或警告信息，则会调回到原理图编辑区内出现错误或警告的相关位置，以方便用户纠错。图1-29所示的是对话框显示此次编译结果为0个错误，4个警告。一般情况而 言，有少量的警告也是正常的，所以可以认为编译成功通过。图1-29（4）常用文件类型表1-2对QuartusII软件常用文件的类型进行了分类。表1-2文件后缀*.qpf*.bdf*.vwf*.pin

34、*.tcl类型工程文件原理图文件波形仿真文件管脚锁定文件脚本文件文件后缀*.vhd*.v*.sof*.pof*.smfVHDL文件Verilog文件在下调试下载文件配置下载文件状态机文件类型四、项目报告请根据设计过程中所得的数据、结果，在项目报告纸中撰写项目报告，并针对设计过程中遇到的问题进行总结、分析。五、思考请问原理图1-10所代表的逻辑电路功能是什么？并列出真值表及逻辑表达式。17天道酬勤心上秋草堂天道酬勤心上秋草堂项目二原理图输入法的基本应用一、项目目的1.了解基本组合逻辑电路的原理及利用QuartusII软件进行设计的一般方法；2.熟悉QuartusII原理图输入法的设计流程，掌握编

35、辑、编译和仿真的方法。二、项目设备及仪器1.计算机；2.QuartusIIEDA开发软件；三、项目内容根据表2-1所示的真值表实现其逻辑，并判断为何功能？1.1.根据表表2-1输入a 11b01010110输出soco0001（1）根据数字电子技术的相关知识，化简真值表可得so=ab+ab=abco=ab（2）打开EDA软件，新建工程，存储路径为“D:myedaproject2”，工程名、顶层实体名为“halfadder”。（3）新建原理图文件，存盘为“halfadder.bdf”。在原理图编辑区内根据逻辑表达式完成原理图的输入编辑。如图2-1所示。图2-1存盘时需要注意，不要去掉了复选框“A

36、ddfiletocurrentproject”前面的“”号，否则会出错。（4）编译。执行“Processing”“StartCompilation”命令进行编译。若编译结果存18天道酬勤心上秋草堂天道酬勤心上秋草堂在错误，要求根据信息栏里错误提示纠正错误，再进行编译，直到编译成功为止。最后的结果可能存在几个警告信息，属于正常现象。编译完好，系统会生成一个编译报告，该报告概括了编译的很多信息，如图2-2 所示。图2-2（5）波形仿真编译检查的是设计文件的语法（包括元器件连线的电气性，文件类型、顶层实体等）是否正确无误，而波形仿真是检验设计文件的逻辑功能是否如设计所期望的一致。所以波形仿真在下载至

37、硬件调试前也是一项非常重要的工作。新建波形文件。执行“File”“New”命令，在打开的文件类型选择对话框中选择“Verification/De-bugingFiles”选项下的“VectorWaveformFile”类型。点击“OK”按钮后，将弹出如图2-3所示的波形文件编辑器。节点区图2-3插入仿真节点。在节点区（如图2-3所示）内，单击鼠标右键，如图2-4所示，选择“Insert”“InsertNodeorBus”菜单选项，将打开如图2-5所示的界面。图2-5是节点或总线插入的对话框，可以在“Name:”选项中填入欲插入节点的信号名；“Type:”为类型选项，有输入、输出、双向等8种类型

38、；“Valuetype:”为数值类型；“Radix:”为进制选项；“Buswidth:”为总线位宽选项；“Startindex:”19天道酬勤心上秋草堂天道酬勤心上秋草堂为开始的标号。图2-4但一般在仿真前就已经进行了编译，从而系统已经生成了相关的节点信息，不用在此输入。此时单击“NodeFinder”按钮进入到如图2-6 所示的界面。图2-5图2-6为节点查找对话框，在过滤条件选项“Filter:”中选择“all”，然后点击“List”按钮，将会发现在“NodeFound”选项里出现了原理图的那几个节点名，如图2-7所示。在图2-7中“NodeFound”选项里，选中需要仿真的节点，然后单击

39、（单个移动至右边“SelectedNodes:”）或（全部移动至右边“SelectedNodes:”）按钮。如果要取消某些已选择地节点，则同样可以通过单击或按钮，进行撤销选择。在选择完节点后，单击“OK”，则会弹出如图2-8所示的界面。图2-8所示的是已经添加好仿真信号节点的波形编辑器的界面。接下来的工作是要设置波形的栅格大小及仿真的终止时间。执行“Edit”“GridSize”菜单命令，将打开设置栅格大小的界面，如图2-9所示。在“Timeperiod:”选项中将默认的10.0ns修改为30ns，之所以这样，是因为一般地元件延时时间都在8ns15ns之间，若栅格大小不设置大点的话，那么有可能

40、引起信号的竞争冒险，从而在输出信号端得到一些不希望出现的毛刺。20 天道酬勤心上秋草堂天道酬勤心上秋草堂图 2-6图 2-7图2-821 天道酬勤心上秋草堂天道酬勤心上秋草堂图2-9设置仿真结束时间，执行“Edit”“EndTime”菜单命令，将会弹出如图2-10 所示的对话框。图2-10将“Time:”选项中的1us设置为2us或其它值，但需要注意的是不要将终止时间设置太大（一般不设置为s级），因为终止时间愈大，那么需要运行、存储的数据量也将大大的增加，从而增加了计算机运行QuartusII软件的资源开销，影响计算机的运行速度，严重的话会造成死机。设置好栅格及终止时间后，就需要考虑如何设置仿

41、真信号。设置前，要了解仿真信号设置的各个按钮，如表2-2所示。22 天道酬勤心上秋草堂天道酬勤心上秋草堂表2-2波形编辑器设置功能表图标功能分离工具选择工具文本工具波形编辑工具缩放工具全屏显示查找工具重置工具未初始化强未知强低电平强高电平图标高阻态弱未知弱低电平若高电平不关心取反计数设置时钟信号设置任意值随机值是否对齐到栅格排序功能 对于有真值表的输入节点的信号设置，可根据真值表进行。可以发现b信号是a信号的两分频。先选中a信号，然后点击“时钟信号设置”按钮（图标），弹出如图2-11所示的对话框。“Timeperiod:”(时间周期)选项默认的值为设置的栅格大小，此处为30ns，“Offset

42、”为偏移量，“Dutycycle”为占空比。对于a信号，我们采用默认值即可，而b信号，为了满足真值表的顺序，必须为a信号的两分频，故周期应为60ns，用同样的方法可以设置。设置节点信号，一般只设置输入节点，输出节点不用设置，因为，输出是随着输入而变化的。23 天道酬勤心上秋草堂天道酬勤心上秋草堂图2-11设置完两个输入节点信号的值后，如图2-12 所示。图2-12设置好信号之后，就需要将波形文件存盘，执行“File”“Save”菜单命令，将弹出如图2-13所示的保存对话框。这里需要注意的也有两点：其一，如果工程项目里只有一个原理图文件需要仿真，即只有一个波形文件，那么波形文件的存盘时的名字要与

43、顶层实体名、工程名、对应的原理图文件名保持三者一致，否则在仿真将出现不知对哪个文件仿真的错误。这里的波形文件名依旧为“halfadder”，只不过系统会自动添加一个表示波形文件类型的后缀“*.vwf”。其二，不要去掉了复选框“Addfiletocurrentproject”前面的“”号，否则会出错。24 天道酬勤心上秋草堂天道酬勤心上秋草堂图2-13波形文件存好盘后，就要开始仿真。执行“Processing”“StartSimulation”菜单命令，或单击主工具栏的图标按钮，将开始仿真。如果没有问题，那么会弹出如图2-14 所示的对话框表示仿真成功。图2-14此时的仿真报告将显示出仿真后的波

44、形图，通过分析波形便可知道原理图设计的逻辑电路是否正确。如图2-15 所示。图2-15可以看出这里存在了竞争冒险现象，要分析竞争冒险现象，就必须了解每个输入信号传输过程中的延时情况，此时需要执行延时分析。执行“Processing”“ClassicTimingAnalyzerTool”或单击析完好，将弹出如图2-16所示的对话框。25 图标，将开始进行经典时序分析，分天道酬勤心上秋草堂天道酬勤心上秋草堂图2-16单击“确认”按钮，此时点击如图2-17所示的报告选项“tpd”，将弹出如图2-18 所示的各个节点信号传输过程中的延时情况。图 2-17图2-18AB图2-19从图2-18中可以看出，

45、输入节点a传输至输出节点co的延迟时间为12.204ns，26 天道酬勤心上秋草堂天道酬勤心上秋草堂输入节点b传输至输出节点co的延迟时间为11.374ns。可见，不同的信号节点，传输经历的延迟时间是不同的，从而就有可能在某处出现竞争冒险，所以在仿真所得的波形图2-15中，我们看到了有一些毛刺的出现。分析波形，确认设计的逻辑功能是否正确。分析时需要结合信号节点的延时来进行，如在图2-19中，A点看输入节点的信号值，则不能也在A点看输出值，必须在信号延迟后的B点看输出值（由于节点a至so的延迟时间为11.195ns，节点b延迟时间为10.365ns），故我们取两者间隔大概12ns的地方看输出才是

46、正确的。A点时，a=1,b=0,根据真值表输出so=1,co=0，观察得知与B点的输出信号值时一致的，所以可以得出的结论是该设计是正确的。需要说明的是：A处的信号主对齐线上方的数据19.893ns是指该对齐线在时间轴上的位置，而B处的信号辅助对齐线上方的数据+12.536ns是指相对于主对齐线的时间延迟间隔（若辅助对齐线在主对齐线左方，则以负号“-”表示）。另外，一般情况下，主对齐线总是按栅格边沿移动，此时若想任意移动对齐， 则必须按一下图标。（4）经过波形分析后，请问该真值表所代表的逻辑功能是什么？请根据表2-3所示真值表，。，2.2.请根据表所示真值表，设计完成该电路原理图输入设计完成该电

47、路原理图输入。要求按上面的步骤要求按上面的步骤，先化简得出逻辑表达式，再建工程项目、顶层实体、原理图文件，要求进行编译和波形仿真，并说明该真值表所代表的逻辑功能是什么？表2-3输入a00001111b00110011c01010101输出y00010111四、项目报告请根据设计过程中所得的数据、结果，在项目报告纸中撰写项目报告，并针对设计过程中遇到的问题进行总结、分析。五、思考请如何分析竞争冒险，如果出现了竞争冒险，又如何消除呢？27天道酬勤心上秋草堂天道酬勤心上秋草堂项目三原理图层次化设计一、项目目的1.进一步掌握QuartusII软件的使用方法；2.掌握原理图的层次化设计方法；3.了解Qu

48、artusII软件的编程下载及引脚锁定的方法；二、项目设备及仪器1.计算机；2.QuartusIIEDA开发软件；三、项目内容要求用原理图层次化的方法设计一位全加器。，1.1.要求用原理图层次化的方法设计一位全加器要求用原理图层次化的方法设计一位全加器。根据数字电路课程的相关知识根据数字电路课程的相关知识，我们知道全加器可以由两个半加器组成。在项目二中，我们设计的逻辑电路其实就是一位半加器，现再将其真值表如表3-1所示。其中a、b为两个相加的数，so表示和，co表示向高位的进位。表3-1输入a0011b01010110输出soco0001全加器的真值表如表3-2所示。其中ai、bi表示全加器的

49、两个数据，ci表示低位的进位，sum表示相加的和值，cout表示向高位的进位。表3-2输入ai00001111bi00110011ci0101010101101001输出sumcout00010111（1）新建工程项目，存储路径为“D:myedaproject3”，工程名、顶层实体名为“fulladder”。（2）新建原理图文件，按项目二的步骤绘制半加器的原理图如图3-1所示。28天道酬勤心上秋草堂天道酬勤心上秋草堂图3-1（3）存盘半加器文件，其实需要注意的是：其一，由于采用层次化设计，工程项目的顶层实体名实“fulladder”，而现在所建的文件半加器是底层文件，所以在存盘时需要将文件名存

50、为“halfadder”（默认的文件名为fulladder）。其二，存盘时不要去掉了复选框“Addfiletocurrentproject”前面的“”号。如图3-2所示。注意：文件名存盘时要改为半加器的文件名halfadder图3-2（4）编译半加器原理图文件。由于顶层实体是全加器，而现在要编译的是其底层的文件半加器，故在编译前需要将“半加器”设置为“临时”的顶层实体。操作步骤为：执行“Project”“SetasTop-LevelEntity”菜单命令。此时在下方的信息栏里将会出现如图3-3所示的对话框提示：“改变顶层实体名为halfadder”。29 天道酬勤心上秋草堂天道酬勤心上秋草堂图

51、3-3更改顶层实体后，在执行“Processing”“StartCompilation”菜单命令或相应的工具栏图标进行半加器的原理图文件编译。若存在错误，编译将不通过，那么请根据信息栏的提示进行纠正后再编译，直到编译成功为止。编译完后，还可以参照项目二的内容，进行波形仿真，只是这里也需要注意的是波形文件也要与半加器的文件名一致，因为这里是对半加器进行仿真。（5）生成符号文件。为便于在顶层原理图中调用半加器，需要将半加器生成为“符号元件”。执行“Edit”“Create/Update”“CreateSymbolFilesforCurrentFile”菜单命令，如图3-4 所示。图3-4此时会弹出

52、一个保存符号文件的对话框，不要更改文件名，但要对比一下是否跟半加器的文件名一致（后缀“*.bsf”表示的是该文件为符号文件）。如图3-5所示。单击“保存”后，会弹出如图3-6所示的对话框提示：符号文件已经生成，且其路径为D:myedaproject3halfadder.bsf。30 天道酬勤心上秋草堂天道酬勤心上秋草堂图 3-5图3-6 （6）建立顶层原理图文件。图3-731 天道酬勤心上秋草堂天道酬勤心上秋草堂设计好了底层文件半加器，且生成了相应的符号元件后，新建一个原理图文件。在原理图编辑区内双击鼠标左键，打开查找元件的对话框，准备调入“半加器符号元件”，如图3-7所示。在系统的元件库上方

53、多了一个“Project”库，这个就是我们用户自己的工作库，点击其内“halfadder”，将在右方的浏览区内显示出该半加器的外形。通过观察可以发现该符号元件的管脚与半加器的是一致的。将该半加器符号元件放置到原理图编辑器后，用鼠标双击它，将弹出如图3-1所示的半加器原理图，这说明该符号元件就是由图3-1所示的原理图生成的。根据分析，由两个一位半加器构成的一位全加器的原理图如图3-8 所示。图3-8（7）编译顶层文件。按图3-8绘制好顶层原理图文件后存盘，此时保存的文件名要与顶层实体名一指，即为“fulladder”。由于之前设置了“halfadder”为临时的顶层实体，故在编译前要重新再设置“

54、fulladder”为顶层实体文件，同样执行“Project”“SetasTop-LevelEntity”菜单命令即可，在信息栏内也可看到更改的信息。再根据对该文件进行编译。（8）编译成功后，要求对全加器进行波形仿真，具体步骤参照项目二所介绍的方法。（9）仿真完后，根据波形，参照表3-2所给的全加器真值表分析设计是否正确。（10）下载试验箱进行硬件验证。表3-3信号输入输出aibicisumcout硬件管脚1231132实验箱的结构请参照本讲义的第三部分GW48实验箱的使用相关内容。这32天道酬勤心上秋草堂天道酬勤心上秋草堂里选择实验模式5，按键1，2，3表示信号ai、bi、ci,LED1、L

55、ED2用来分别指示sum和cout的情况（若为1，则相应的放光二极管点亮，为0，则熄灭）。对应的硬件管脚分配如表3-3所示。锁定引脚。在下载至GPGA芯片前，需要锁定信号的引脚。在完成编译后，执行 “Assignments”“Pins”菜单命令，或点击管脚设置图标所示的管脚设置界面。，将打开如图3-9 图3-9图3-9正中央显示的是我们在建工程时所选中的芯片EP1C3T144C8，若在之前没有指定某块具体的FPGA芯片，那么显示如图3-10所示的界面，这时是无法锁定 引脚的，因为锁定引脚是对具体的芯片而言的。图3-10 此时需要执行“Assignments”“Device”菜单命令或点击图标来

56、打开如图3-11所示的芯片选择界面。并选择实验室具备的“Cyclone”系列的EP1C3T144C8芯片。33天道酬勤心上秋草堂天道酬勤心上秋草堂图3-11点击“OK”按钮后，将回到图3-9所示的界面。但在图3-9界面中，并没有显示要锁定的引脚选项，此时需要点执行“View”“AllPinsList”菜单命令，将弹出如图3-12所示的锁定引脚选项对话框，在管脚列表中列出了所有需要锁定的管脚。根据表3-3，依次将信号的管脚进行锁定。步骤如下：找到“Location”竖列选项，对应于信号ai，其应锁定的管脚是1，则直接在对应的“Location”位置里输入数字1，然后回车，此位置将变成“PIN_1

57、”，如图2-13所示。依次锁定其他的管脚，全部锁定完后，如图3-14 所示。图3-1234 天道酬勤心上秋草堂天道酬勤心上秋草堂图 3-13图3-14锁定完后再编译文件。锁定完所有的管脚后，点击保存按钮先进行保存，然后在执行编译操作。编译完好后，就可以进行下载了。编程下载。执行“Tools”“Programmer”菜单命令，或点击编程下载图标，将弹出如图3-15所示的下载界面。由于是第一次进行编程下载，在图3-15的“HardwareSetup”选项中显示“NoHardware”，即没有下载硬件。为了能正常下载，必需先安装适当的硬件。此时点击“HardwareSetup”按钮，将弹出如图3-1

58、6所示的硬件安装界面。此时的显示是空的，需要点击“AddHardware”按钮，弹出如图3-17所示的 界面。在硬件类型里有三种：图3-1535 天道酬勤心上秋草堂天道酬勤心上秋草堂图 3-16图3-17其一，ByteBlasterMVorByteBlasterII;其二，MasterBlaster;其三，EthernetBlaster;我们实验箱的下载线采用的是并口下载线，需要采用的方式就是“ByteBlasterMVorByteBlasterII”，端口类型是“LPT1”，可见就是在图3-17中点击“OK”按钮即可。设置完后，如图3-18所示。在“HardwareSetup”选项中显示“B

59、yteBlasterMVLPT1”，说明硬件安装成功。此外，“Mode:”选项中为“JTAG”下载方式。此种下载方式适用的下载文件类型是“*.sof”。当选中所列下载元件的“Program/Configure”复选框，然后点击“Start”按钮即会进入到下载过程。图3-19显示了下载了的进度。36 天道酬勤心上秋草堂天道酬勤心上秋草堂图 3-18图3-19若编程下载的文件已经存在，那么可以直接点击图3-18中的“AddFile”打开编程文件所在的路径，并将其添加进来，即可下载编程到FPGA芯片内。参照上面的内容，采用顶层设计的方法设计一个4位全加器。其原理图如图2.2.参照上面的内容，采用顶层

60、设计的方法设计一个位全加器。其原理图如图3-9所示。步骤如下：（1）先建工程项目文件,存储路径为“D:myedaproject3_2”，工程名、顶层实体名为“adder4”。（2）绘制最低层的半加器原理图，并编译。（3）由半加器生成半加器元件符号；（4）绘制一位全加器原理图文件，并编译；（5）生成一位全加器元件符号；（6）绘制如图3-20所示的四位全加器，并编译；（7）波形仿真四位全加器，分析设计的正确与否。图3-20采用的是总线方式连接原理图，这里有几个方面需要注意的：其一，输入节点、输出节点是总线时，端口的信号设置形如x3.0、y3.0、s3.0，表示这三个节点都是含有四根信号，需要注意的