余心远的计组第04章存储器

1、存储器 存储器与 CPU 的连接 存储器容量的扩展 (1) 位扩展（增加存储字长） 用 2片 1K 4位 存储芯片组成 1K 8位 的存储器10根地址线8根数据线DDD0479AA021142114CSWE (2) 字扩展（增加存储字的数量） 用 2片 1K 8位 存储芯片组成 2K 8位 的存储器11根地址线8根数据线 1K 8位 1K 8位D7D0WEA1A0A9CS0A10 1CS1 (3) 字、位扩展 用 8片 1K 4位 存储芯片组成 4K 8位 的存储器8根数据线12根地址线WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片选 译码 .1K41K41K41K41K41

2、K41K41K4 存储器与 CPU 的连接 (1) 地址线的连接 (2) 数据线的连接 (3) 读/写线的连接 (4) 片选线的连接 (5) 合理选用芯片 (6) 其它 时序、负载 例：已知配有一个地址空间为0000H3FFFH的ROM区域(由一片芯片组成)，现在再用RAM芯片8K8形成16K8的RAM区域，起始地址为8000H，RAM芯片有CS和WE信号控制端，CPU的地址总线为A15A0，数据总线D7D0，控制信号为MREQ和R/W，要求：(1) 设计地址译码方案； (2) 将RAM和ROM用CPU连接.解：已有的ROM区域是16K8，RAM区域需2片8K8的芯片，起始地址为8000H。地

3、址分析如下：方案一：以内部地址少的为主，地址译码方案： 用A15A14 A13作译码器输入，则 Y0 和Y1选ROM， Y4选RAM1， Y5选RAM2。 扩展图与连接图如图所示。方案二：以内部地址多的为主，地址译码方案：用A15A14作译码器输入，则Y0 选ROM；Y2选RAM1和RAM2；当A13=0时选RAM1，当A13=1时选RAM2。扩展图与连接图如图示。设CPU有16根地址线、8根数据线，并用MREQ作为访存控制信号，用WR作为读写控制信号。现有下列存储芯片：1K 4位RAM、4K 8位RAM、 8K 8位RAM、 2K 8位ROM、 4K 8位ROM、 8K 8位ROM及7413

4、8译码器和各种门电路，如图所示。画出CPU与存储器的连接图，要求如下： 主存地址空间分配：6000H 67FFH为系统程序区。6800H 6BFFH为用户程序区。合理选用上述存储芯片，说明各选几片。详细画出存储芯片的片选逻辑图。例： 1 & & G1 G2A G2BCBA Y7 Y6 Y0G1、G2A、G2B为控制端C、B、A为变量输入端Y0 ， Y7变量输出端解: (1) 写出对应的二进制地址码(2) 确定芯片的数量及类型0 1 1 00 0 0 00 0 0 00 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 00 1 1 11 1 1 11 1 1 10

5、 1 1 01 0 0 00 0 0 00 0 0 00 1 1 01 0 1 11 1 1 11 1 1 12K8位1K8位RAM2片1K4位ROM1片 2K8位(3) 分配地址线A10 A0 接 2K 8位 ROM 的地址线A9 A0 接 1K 4位 RAM 的地址线(4) 确定片选信号CBA0 1 1 00 0 0 00 0 0 00 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 00 1 1 11 1 1 11 1 1 10 1 1 01 0 0 00 0 0 00 0 0 00 1 1 01 0 1 11 1 1 11 1 1 12K 8位1片 ROM1

6、K 4位2片RAM 2K 8位 ROM 1K 4位 RAM1K 4位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR CPU 与存储器的连接图(1) 写出对应的二进制地址码练习：假设同前，要求主存最小8K为系统程序区，相邻 16K为用户程序区，最大4K为用户系统程序工作区。(2) 确定芯片的数量及类型(3) 分配地址线(4) 确定片选信号1片 8K 8位ROM；2片 8K 8位RAM；1片 4K 8位RAM。A12 A0 与1片8K8位ROM和2片8K8位的RAM地址线相连。A11 A0与1片4K8位RAM 的地址

7、线相连。0 0 0 00 0 0 00 0 0 00 0 0 00 0 0 11 1 1 11 1 1 11 1 1 10 0 1 00 0 0 00 0 0 00 0 0 00 0 1 11 1 1 11 1 1 11 1 1 1A15 A12A11 A10 A8 A7 A4 A3 A00 1 0 00 0 0 00 0 0 00 0 0 00 1 0 11 1 1 11 1 1 11 1 1 11 1 1 10 0 0 00 0 0 00 0 0 01 1 1 11 1 1 11 1 1 11 1 1 1最小8K8位系统程序区 相邻16K8位 用户程序区 最大4K8位 系统程序工作区 8K

8、 8位 ROM 8K 8位 RAMPD/ProgrY2Y0G1CBAG2BG2AMREQA15A14A13A12A0D7D0WR CPU 与存储器的连接图5VA11 8K 8位RAMY1Y74K 8位 RAM1&练习：某机器中已知道有一个地址空间为0000H1FFFH的ROM区域，现在再用RAM芯片(8K4)形成一个16K8的RAM区域，起始地址为2000H，假设RAM芯片有CS和WE信号控制端。CPU地址总线为A15A0，数据总线为D7D0，控制信号为R/W(读/写)，MREQ(当存储器进行读或写操作时，该信号指示地址总线上的地址是有效的)。要求画出逻辑图。BHEA0访问形式00字01奇字节

9、10偶字节11不访问例：设 CPU 有 20 根地址线，16 根数据线。并用 IO/M 作访存控制信号。RD 为读命令， WR 为写命令。CPU可通过BHE和A0来控制按字节或字两种形式访问(如表所示)。要求采用图示的芯片，门电路自定。试回答： CPU按字节访问和按字访问的地址范围各是多少？ CPU按字节访问时需分奇偶体，且最大64KB为系统程序区，与其相邻的64KB为用户程序区。写出每片存储芯片所对应的二进制地址码。 画出对应上述地址范围的CPU与存储芯片的连接图。 OE CE WEAiA0DjD0RAM64K 8位32K 8位32K 16位 OE CEAiA0DjD0ROM64K 8位32

10、K 8位32K 16位 PGM G1 G2A G2BCBA Y7 Y6 Y074138 CPU按字节访问的地址范围为1M，CPU按字访问的地址范围是512K。 2片32K 8位ROM，2片32K 8位RAM1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1A19 A16 A15 A12 A11 A8 A7 A4 A3 A032K 8位2片ROM32K 8位2片RAM1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 01 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 0 0 0 0 0 0 0 0 0

11、0 0 0 0 0 0 0 0A19A18A15A1D15D8D7D0RDIO/MA17A16BHEA0CPUWR G1 G2A G2BCBA Y6 Y5 Y4 Y2 Y1 Y0& OE CEROM1 PGM OE CEROM2 PGM OE CERAM1 OE CERAM2 WEVCCVCC1111 WEIntel 8203 DRAM控制器Intel 8203 DRAM控制器是为了控制2117，2118和2164 DRAM芯片而设计的。2117，2118是16Kl位的DRAM芯片，2164是64Kl位的DRAM芯片。根据它所控制的芯片不同，8203有16K与64K两种工作模式。Intel 8203 DRAM控制器