数字频率计2015资料

1、数字(shz)频率计的PLD设计PLD 设计(shj)基础频率计方案设计共九十七页 PART I 可编程逻辑器件(qjin)的电路结构 PART II 可编程逻辑器件(qjin)的开发 PART III VHDL硬件描述语言PLD 设计基础可编程逻辑器件PLDProgrammable Logic Device共九十七页1.1 逻辑(lu j)函数Z的门电路综合1 可编程与阵列(zhn li)与或阵列(zhn li)例1：已知一位半加器的输出为实现方法1：用二输入端异或门和二输入端与门实现方法2：用二输入端与非门实现方法3：用二输入端或非门共九十七页总共(znggng)2个与项总共(znggng

2、)2个输出需设计2个与门需设计2个或门1.2可编程与或阵列共九十七页1.3逻辑(lu j)函数Z的LUT（Look Up Table）实现例:用SRAM将4位二进制码转换(zhunhun)为格雷码Z的4位二进制码当作SRAM的低4位地址输入Z的4位格雷码输出对应SRAM的4位数据输出Z的真值表存储在SRAM中4X4SRAMA3A2A1A0D3D2D1D0Z3Z2Z1Z0B3B2B1B0共九十七页1.4 PLD编程工艺(gngy)（反）熔丝型工艺(gngy)（OTP）E2PROM或FrAsh 工艺SRAM工艺（掉电数据丢失）16*1SRAM(LUT)编程次数有限一次可编程OTP编程次数不限(LU

3、T)例，4变量输入1个输出用4*1容量SRAM实现共九十七页2.1低密度PLD器件(qjin)的结构 *低密度PLD一般指20个以内(y ni)IO脚的PLD器件*输入电路：缓冲和反相器输出电路：三态输出寄存器输出宏模块输出2 低密度PLD器件共九十七页例1：组合型PLD器件(qjin)PAL10H的结构与项最多包含(bohn)24个变量，共64与项8个输出由8个8输入或项组成16个输入（8个反馈）组成与陈列共九十七页8个输出(shch)由8个8输入或项组成17个输入(shr)（8个反馈）的与陈列例2：时序型PLD器件PAL16R8的结构与项最多包含25个变量，共64与项共九十七页逻辑(lu

4、j)宏单元OLMC8个输出由8个8输入宏模块(m kui)组成17个输入（8个反馈）的与陈列例3：混合型PLD器件GAL16V8的结构与项最多包含25个变量，共64与项共九十七页3.1 高密度可编程逻辑器件(qjin)的框架输入输出单元(dnyun)基本逻辑功能块互连资源其它资源边界扫描电路PLL锁相环电路硬件乘法器.3 高密度可编程逻辑器件共九十七页CPLD和FPGA器件结构(jigu)比较BLBBLBBLBBLBBLBBLBBLBBLB连线资源BLBBLBBLBBLBBLBCPLD基本逻辑块规模(gum)比较大FPGA内部包含触发器远多于CPLD，FPGA更适合设计时序电路FPGA常采用S

5、RAM工艺，CPLD采用E2PROM工艺 共九十七页例，ispLSI1016在PLD器件(qjin)的结构 共九十七页例，XILINX FPGA框架结构共九十七页3.2 高密度PLD器件(qjin)的 I/O单元 IO引脚数：44560专用输入(shr)引脚-电源，编程引脚，时钟和专用信号 绝大多数引脚可编程成输入或输出三态门，多路选择器，IO单元包含输入寄存器或输出寄存器共九十七页I/O单元(dnyun)的各种配置 PinPin I/O D QLEPinPinD Q PinPinD Q I/O (a)输入缓冲单元(b)输出缓冲单元(c)双向I/O单元(d)锁存输入单元I/O时钟I/O时钟(f

6、)寄存器输入单元(e)输出反向缓冲单元(h)带寄存器输入的双向I/O单元I/O时钟(g)带三态使能的输出缓冲单元共九十七页3.2 高密度PLD器件(qjin)的基本逻辑单元BLB BLB器件内部实现(shxin)逻辑功能最小单位 GLBLATTICE通用逻辑阵列块LE ALTERA逻辑元素CLB XILINX可配置逻辑块规模大，设计方便，器件资源利用率不易控制规模小，设计灵活资源利用率高，单元间互连复杂BLB规模或粒度粗细共九十七页18个输入(shr)的与陈列20个与项4个输出(shch)可配置的宏单元例，GLBLATTICE通用逻辑阵列块共九十七页例，XC4000E可配置(pizh)逻辑块C

7、LB 2组4*1的LUT2个输出(shch)输出宏单元可配置辅助输入、输出共九十七页3.3 高密度PLD器件(qjin)的互连资源PI 将各BLB局部逻辑功能互连构成(guchng)复杂数字系统将BLB的输入/输出连接至具体的I/O单元各BLB之间的连通性连线延时尽量短功能：指标：共九十七页例，LATTICE输出(shch)互连资源ORP至GRP共九十七页例，XC4000E系列(xli)器件的可配置连线资源 共九十七页3.3 高密度PLD器件(qjin)的其它资源锁相环PLL硬件(yn jin)乘法器半导体存储器处理器MCU或DSP共九十七页4 其它(qt)开发PLD器件时需要对PLD的硬件(

8、yn jin)结构了解多少？PLD设计主要专注逻辑设计，芯片选择可通过反复适配完成对PLD硬件结构了解要求远低于MCU或其它处理器应用MCU处理器类芯片，编写驱动要了解硬件结构PLD功能适配可由 EDA软件自动完成共九十七页PLD器件(qjin)主要生产厂商AlteraLattice Xilinx共九十七页 PART I 可编程逻辑器件的电路(dinl)结构 PART II 可编程逻辑(lu j)器件的开发 PART III VHDL硬件描述语言共九十七页逻辑设计输入:HDL源文件;原理图;状态(zhungti)转移图等逻辑(lu j)优化和综合逻辑功能仿真布线或适配生成逻辑设计的网表文件定时

9、仿真形成下载文件下载和硬件测试前端设计后端设计1 PLD器件开发流程共九十七页前端设计(shj)后端设计(shj)设计与器件无关，最终形成门级网表类似于模拟电路中的原理图SCH设计设计与器件有关，最终形成对应的硬件逻辑电路类似于模拟电路中的制版图PCB设计设计工作量一般PLD设计的99%的工作集中在前端设计共九十七页2 前端设计(shj)逻辑设计功能(gngnng)输入逻辑优化和门级综合逻辑功能仿真生成逻辑设计的门级综合网表文件逻辑设计仿真测试输入前端设计结果编写逻辑设计输入前端设计主要任务编写仿真测试输入前端设计内容共九十七页2.1 逻辑设计功能(gngnng)输入硬件(yn jin)描述语

10、言源文件VHDL ,VERILOG HDL原理图SCHMATIC状态转换图波形文件图示化的功能描述比较直观标准化程度高，移植性好通常在顶层设计中采用无法移植至其它开发软件共九十七页2.2 逻辑设计仿真测试(csh)输入硬件(yn jin)描述语言源文件VHDL ,VERILOG HDL波形文件移植性好可以生成各种复杂的测试样例完全仿真的仿真测试源文件编写较复杂直观，方便只能生成简单、常用的测试样例共九十七页3 后端设计(shj)*逻辑设计映射成实际(shj)数字电路：PCB布线或适配生成与逻辑设计对应的可下载文件逻辑设计定时仿真后端设计结果选择适合的PLD器件，调用布线工具映射设计后端设计主要

11、任务锁定PLD器件的输入、输出引脚考虑实际门延时后的输出响应，计算最高工作频率生成下载映射结果文件后端设计内容共九十七页3 PLD器件开发(kif)的集成EDA软件Xilinx: Foundation series,ISEAltera: MAX+PLUSII , QuartusIILattice:ispSynario, ispDesignEXPERT, ispLever共九十七页4 PLD器件(qjin)的编程或配置4 .1 CPLD器件(qjin)的编程CPLD器件一般采用E2PROM编程工艺存储开关信息的E2PROM内嵌在CPLD芯片内部编程过程PC端编程软件硬件编程下载器 CPLD芯片J

12、TAG接口USB接口基于E2PROM的非易失性，一旦编程CPLD功能便固定E2PROM编程（写入）次数有限共九十七页4 .2 FPGA器件(qjin)的配置FPGA器件一般采用(ciyng)SRAM编程工艺基于SRAM掉电信息随机，每次上电需首先配置内部SRAMFPGA支持逻辑功能的配置模式通过外部并行E2PROM配置通过外部串行E2PROM配置(下载文件预先写入)外部MCU通过主机接口配置PC端+硬件下载器通过JTAG口配置（次数不限）共九十七页 PART I 可编程逻辑(lu j)器件的电路结构 PART II 可编程逻辑器件(qjin)的开发 PART III VHDL硬件描述语言共九十

13、七页1 HDL语言(yyn)概述Verilog 语言(yyn)Verilog HDL13641995 标准VHDL 语言IEEE10761993 标准硬件描述语言HDL（Hardware Description Language）用语言描述逻辑功能语言描述体与实际的逻辑电路具有对应关系常用HDL 语言共九十七页C语言：z1= a&b; PCz2=a#b; PC+1VHDL语言(yyn)：z1= a and b;z2=a or b; 1.1 HDL语言(yyn)与C语言(yyn)的比较语言描述与逻辑电路对应具有并发特性例1，C语言描述与HDL描述比较共九十七页语言描述(mio sh)与逻辑电路对

14、应具有并发(bngf)特性C语言：If(c=1) z1=a & b;Else z1= a # b;VHDL语言：Process(c)Begin If(c=1) then z1=a and b Else z1=a or b; End if;End process;HDL综合结果：例2，C语言描述与HDL描述比较共九十七页2 VHDL语言(yyn)基本语法(略)源文件由各种( zhn)语句组成；关键词、标识符和常量之间至少要有一个空格关键词外标识符大小写敏感每行以换行符等结束，逻辑行以“；”作结束标记注释以双划线“-”开始，至行结束标记终止共九十七页3 VHDL源文件典型(dinxng)结构库说明

15、；包集合的引用；用户包集合说明及包集合体；实体说明部分(b fen)；实体口IO定义构造体部分； 逻辑功能描述子程序-函数与过程体,常放在PACKAGAE中元件引用声明信号,中间变量定义实体描述配置说明共九十七页3.2实体(sht)说明部分(定义IO)例1，一位二进制全加器entity add1bit is port ( A,B,C0: in STD_LOGIC; S,C1: out STD_LOGIC;end add1bit ;例2，带清零(qn ln)的10进制计数器entity cnt10 is port ( CLK,CR: in STD_LOGIC; Q: out STD_LOGIC_

16、VECTOR(3.0);end cnt10 ;共九十七页3.3结构(jigu)体部分ARCHETECTURE 构造(guzo)体名OF 实体名IS 说明部分BEGIN 并行处理语句1 并行处理语句2 END构造体名3.3.1结构体说明语句部分定义结构体用到的数据类型、信号、常量、函数、过程引用需要用到的外部元件(另一个独立的VHDL源码)共九十七页3.4函数，过程(guchng)和进程中的顺序语句函数，过程和进程在结构体中调用(dioyng)时，相互并发函数，过程和进程由内部的顺序语句组成变量赋值语句 :=常用顺序语句信号代入语句 =I F 语句CASE 语句LOOP 语句NEXT 语句EXI

17、T 语句NULL 语句共九十七页IF 语句(yj)IF 条件 THEN 顺序(shnx)语句； ELSIF 条件THEN 顺序语句；ELSE 顺序语句；END IF；例， 4/2 优先编码器的输入为IN0，IN1，IN2，IN3，输出为Y1。0，则其逻辑功能可描述为：IF （in3=1）THEN y=”11”; ELSIF(in2=1) THEN y=”10”; ELSIF(in1=1) THEN y=”01”; ELSE y顺序语句； WHEN OTHERS =顺序语句；END CASE；例，设 24 译码器的输入信号为A1.0,输出为Y30，CASE A IS WHEN “00”=YYYY

18、Y=“XXXX”；END CASE；共九十七页LOOP 语句(yj)标号：FOR 循环变量IN 离散范围(fnwi)LOOP 顺序处理语句； . END LOOP 标号；标号：WHILE 条件 LOOP 顺序处理语句； . END LOOP 标号；ASUM：FOR I IN 1 TO 9 LOOP SUM=SUM+I； END LOOP ASUMASUM：WHILE （Iy THEN RETURN X； ELSE RETURN Y； END IF；END MAX；函数可以存放在包部分或结构体部分共九十七页函数体的声明(shngmng)与调用函数体若处在VHDL源码的说明部分，则不需声明就可以(

19、ky)在结构体中调用FUNCTION MAX（X，Y：INTEGER）RETURN INTEGER ISBEGIN IF Xy THEN RETURN X； ELSE RETURN Y； END IF；END MAX；结构体中调用方法(假定A,B,Z是结构体中的整型信号)Zb THEN y_max=a ; y_min=b; ELSE y_max=b ；y_min=a; END IF；END comp；过程在结构体中的调用comp(aa,ba，yy_min,yy_max) 共九十七页3.5.3 进程(jnchng)函数(hnsh)与过程需要调用进程不需调用：当敏感量发生变化时，自动执行进程进程标

20、号：PROCESS（敏感信号列表） 说明语句； BEGIN 顺序语句； END PROCESS 进程标号；进程结构共九十七页进程中的特殊(tsh)顺序语句WAIT可以(ky)在进程体中用WAIT语句定义敏感参数P1：PROCESS（CLK，RESET） BEGIN END PROCESS；P1： PROCESS BEGIN WAIT ON CLK，RESET； END PROCESS；共九十七页构造体部分(b fen)由一系列并发语句组成并发信号运算(yn sun)语句(基本逻辑运算)条件信号赋值语句选择信号赋值语句进程（PROCESS）体并发描述生成（GENERATE）体并发描述块（BLOC

21、K）体并发描述外部元件引用语句函数(函数体需在结构体说明部分)引用语句过程(过程体需在结构体说明部分)引用语句3.6 HDL语言中的并发语句共九十七页3.6.1并发(bngf)信号代入语句(基本逻辑运算)例，C=A AND B;D=A OR B;3.6.2条件信号(xnho)赋值语句信号名=表达式1 WHEN 条件1 ELSE 表达式2 WHEN 条件2 ELSE 表达式 N WHEN 条件N ；例，QAA,B=BB,C0=CC0,S=SS,C1=CC1)U1: add1bit port map ( C0=CC0,A=AA,B=BB,S=SS,C1=CC1)U1: add1bit port m

22、ap ( AA,BB,CC0,SS,CC1)例，调用上例1位二进制全加器时的声明component add1bit is port ( A,B,C0: in STD_LOGIC; S,C1: out STD_LOGIC;end component ;元件标号: 元件名 port map ( 参数映射)共九十七页首先设计(shj)一个1位二进制全加器通过元件引用(ynyng)设计4位二进制全加器U0: add1bit port map ( A=A0,B=B0,C0=0,S=S0,C0=C1)U1: add1bit port map ( A=A1,B=B1,C0=C1,S=S1,C0=C2)U2:

23、 add1bit port map ( A=A2,B=B1,C0=C2,S=S2,C0=C3)U3: add1bit port map ( A=A3,B=B3,C0=C3,S=S3,C0=CO)例，用1位全加器设计4位二进制全加器共九十七页3.6.5生成GENERATE体并发(bngf)描述生成语句产生多个相同的并发(bngf)语句，简化书写标号：FOR 变量IN 离散区间 GENERATE并发处理语句；END GENERATE 标号；标号：IF 条件GENERATE并发处理语句；END GENERATE；共九十七页例，由 4 个D 触发器构成(guchng)的移位寄存器SIGNAL Q：ST

24、D_LOGIC_VECTOR（0 TO 4）；BEGING1：FOR I IN 0 TO 3 GENERATE； DFFG： DFF PORT MAP(CLK,CR, LE,D(I),Q(I)； END GENERATE；END G1；SIGNAL Q：STD_LOGIC_VECTOR（0 TO 4）；DFF0: DFF PORT MAP(CLK,CR, LE,D(0),Q(0)；DFF1: DFF PORT MAP(CLK,CR, LE,D(1),Q(1)；DFF2: DFF PORT MAP(CLK,CR, LE,D(2),Q(2)；DFF3: DFF PORT MAP(CLK,CR, L

25、E,D(3),Q(3)；共九十七页例1，用PLD器件设计具有如下(rxi)逻辑电路结构的3位二进制 计数器用VHDL语言(yyn)描述JK触发器myjkFF.vhd调用myjkFF元件设计上述计数器逻辑电路主要由3个FF模块组成设计流程： 3.8 典型VHDL源码结构分析共九十七页entity CNT8 is Port ( CP CRn : in STD_LOGIC; Q2 ,Q1,Q0,C : out STD_LOGIC );end CNT8;architecture stru of CNT8 is COMPONENT myjkFF PORT( C1,J1,K1,Rn: INSTD_LOGI

26、C; Q :OUT STD_LOGIC ); END COMPONENT; signal T1,T2, Q1_TMP,Q2_TMP:STD_LOGIC;*CNT8实体(sht)定义*共九十七页 u0:myjkFF port map(C1=CP,J1=1,K1=1,Rn=CRn,Q=T1); u1:myjkFF port map(C1=CP,J1=T1,K1=T1,Rn=CRn,Q=Q1_TMP);T2CP,J1=T2,K1=T2,Rn=CRn,Q=Q2_TMP); Q0=T1;Q1=Q1_TMP;Q2=Q2_TMP;C=Q2_TMP and T2;*CNT8结构(jigu)体描述*共九十七页*

27、CNT8行为(xngwi)描述*端口IO定义(dngy)库引用逻辑功能共九十七页VHDL设计(shj)示例例：以JKFF为核心器件设计一个BCD编码的100进制计数器，并要求用七段数码管显示(xinsh)计数值。10*10计数器CLK共九十七页10进制计数CLKJK FFJK FFJK FFJK FF10进制计数JK FFJK FFJK FFJK FFBCD译码BCD译码*模块(m kui)分割*共九十七页*设计(shj)过程*(1)用VHDL语言设计JKFF(jkff.vhd)，功能(gngnng)仿真(2)用VHDL语言设计BCD译码器(bcd.vhd)，功能仿真(3)调用jkff.vhd

28、设计10进制计数器(cnt10.vhd)，功能仿真(4)调用cn10.vhd和bcd.vhd设计100计数器 cnt100.vhd共九十七页设计(shj)过程大型系统(xtng)模块分割编写各模块的HDL描述源文件并仿真测试编译和语法检查分析仿真结果（波形分析）编写顶层VHDL描述源文件, 连接各模块编写源文件建立顶层波形分析文件并仿真测试共九十七页数字(shz)显示频率计的PLD设计一、设计要求 用PLD器件(qjin)EPM7128SLC84-15及4只7段动态显示数码管（一只用于量程显示）设计一只数字频率计，要求：测频范围100Hz999KHz；测量误差小于等于1%；响应时间不大于15秒

29、；具超量程显示。二、提示1、可利用实验器上的1Hz、8Hz、64Hz、1024Hz等脉冲信号源；2、可将频率计分成三个频段进行设计a、100HZ999HZ；b、100HZ999HZ；c、100KHZ999KHZ；3输入被测信号为5V幅度的方波信号表示绝对误差三、开发装置：开发系统：ALTERA公司QUARTUSII CPLD器件：MAX7000S系列共九十七页测频法二、总体(zngt)框图 被测信号(xnho)为方波时，整形电路可略 低频段采用闸门展宽的方法，故采用10s和1s两种闸门信号 高频段计数结果大于1K，采用四位计数器，最低位结果舍去共九十七页根据题意，三个频段的控制要求(yoqi)

30、如下：1SKHz高位(o wi)H1KHzf10KHz 1 X 1SHz低位L100Hzf1000Hz 0 1 10SHz中间位M10Hzf100Hz 0 0闸门显示单位小数点位置测量频率范围二位控制码计数器位数四位三位三位共九十七页 锁存信号和清“0”脉冲(michng)产生 闸门信号在高电平期间计数器计数，而译码器译码后显示的数据是前一次计数锁存的值。因此，锁存脉冲应在闸门信号结束后把计数器的信息锁存住，然后将锁存的数据送译码显示，同时将计数器的内容清“0”，等待(dngdi)下一次的闸门信号到来。因此，这部分的时序应如图所示：计数时间闸门信号锁存信号（高电平锁存）清零脉冲（高电平清零）共

31、九十七页 自动量程(lingchng)转换电路基本思路： 当超量程(lingchng)时，意味着在闸门信号的高电平期间，最高位计数器的最高位溢出 (a)若量程不在高频段，则在锁存信号到达时，量程上调一档； (b)若已经在高频段，则在锁存信号到达时，显示超量程。(2)当高位计数器为0时，意味着计数器量程过大 (a)若量程不在低频段，则在锁存信号到达时，量程下调一档； (b)若已经在低频段，则在锁存信号到达时，显示结果。（3）可将初始量程设定在中频段共九十七页频率计PLD设计模块(m kui)分割 共九十七页Quartus II 顶层(dn cn)原理图模块 共九十七页（1）testin：被测信号

32、预处理电路（2）gatesig：闸门(zhmn)信号产生电路（3）cnt1k：1000进制计数器（4）lock：锁存单元（5）display：动态显示电路（6）trans：显示译码器（7）decsend：动态显示扫描信号分配（8）auto：自动量程转换控制电路共九十七页1、被测信号预处理电路（testin）原理：该部分用于为1000进制计数器提供合适的CP脉冲。（1）当被测信号频率位于低频段和中频段时，频率测量范围为10Hz999Hz，1000进制计数器可满足要求，此时由待测信号作为1000进制计数器的CP脉冲，（2）当被测信号位于高频段时，测频范围达到1KHz9.99KHz，需要4个10进制

33、计数器才能满足计数要求而不溢出。由于(yuy)采用三位显示器，只显示计数结果的高三位，低位计数器的结果不需要显示，故直接将待测信号进行十分频后作为高三位十进制计数器的计数脉冲。计数脉冲的选择由待测信号是否位于高频段进行判断。共九十七页端口说明：输入 TEST : 待测信号 S2 : 频段控制信号（S2=1高频段，S2=0中、低频段）输出(shch) CP : 1000进制计数器的计数脉冲共九十七页共九十七页2、闸门信号产生电路（gatesig）原理：该部分用于为计数器提供一个受频段控制的计数时间，即合适宽度的闸门信号。（1）当待测信号位于中、高频段时，闸门信号宽度为1秒，1秒内计数器的计数结果

34、即为待测信号的频率。（2）当待测信号位于低频段时，为了提高测量精度，将闸门信号展宽(zhn kun)为10秒，此时只需将计数结果的小数点位置左移一位即可还原真实频率。（3）此外，为了将计数结果可靠显示以及预备好下一次测量，闸门信号结束的同时将产生一个锁存信号用于锁存计数结果，锁存结束，下一次计数开始前，需要有一个清零信号将前一次计数的结果清零。 共九十七页端口说明：输入 SEC : 标准秒脉冲信号； S2 ,S1: 频段控制信号。（S2S1=00低频段，其余代表中、高频段； 输出 GOUT : 闸门(zhmn)信号输出； LOCK : 锁存信号，低电平有效； CLEAR: 清零信号，低电平有效

35、；共九十七页共九十七页3、1000进制计数器（Cnt1k）原理：该部分为具有使能和清零功能的三位十进制计数器。（1）计数使能信号由闸门信号产生电路提供（2）清零信号来自闸门信号产生电路（3）计数脉冲来自被测信号预处理电路的输出(shch)（4）计数结果将被送往显示单元（5）计数器溢出时产生溢出信号。共九十七页端口说明：输入 ENABLE : 计数使能信号，决定一次计数的时间；CLEAR: 计数器清零信号；CLK: 计数脉冲信号； 输出Q13Q10, Q23Q20, Q33Q30 : 分别为三位十进制计数器的低、中、高位输出；FLOW: 计数器溢出(y ch)指示，溢出(y ch)时置高电平，由

36、清零脉冲复位；共九十七页4、锁存单元(dnyun)（Lock）原理：该部分为一个12位的锁存器，由Lock信号控制，将计数器的计数结果锁存起来，为得到清晰稳定的显示结果。当计数结果高位为0时，产生“高位零”指示，用于控制频段的自动切换。端口说明：输入 LOCK : 锁存控制信号；D11D0: 锁存输入，来自1k进制计数器； 输出 Q11Q0: 锁存单元输出；HZERO: 计数器高位零指示，Q11Q8为0时置高电平；共九十七页如图所示的仿真波形在LOCK的作用下将数据锁存并根据(gnj)高位计数的情况产生HZERO，锁存时当高位为0时HZERO置1。共九十七页5、动态显示电路(display)原

37、理：该部分功能将锁存后的计数结果以及对应的频段信息依次输出到动态显示单元。在动态扫描信号的依次控制下，输出端口依次输出十进制计数器的高、中、低位，以及根据输入频段信息所得到的频率(pnl)单位，小数点位置等信息。端口说明：输入A3A0，B3B0，C3C0 : 锁存后的三位十进制计数结果，C3-C0为高位;S2，S1 : 频段控制信息;T3T0 : 动态扫描信号;输出 D,C,B,A: 动态显示输出，依次输出DOT : 小数点输出共九十七页该图表示(biosh)当T0T3依次为高电平时，输出端口依次输出高、中、低位计数结果，并且当频段控制S2S1=“00”时，频率单位为Hz，由T3=1时刻控制，DCBA=1010，小数点DOT位置在第二位，和T1高电平时间（中间位输出）一致。共九十七页 该图表示：当S2S1=01时，频率单位