数字电子技术基础简明教程第五章

1、 第五章 时序(sh x)逻辑电路一、时序电路的特点(tdin)1. 逻辑功能特点 任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。2. 电路组成特点(1) 与时间因素 (CP) 有关；(2) 含有记忆性的元件(触发器)。组合逻辑电 路存储电路x1xiy1yjw1wkq1ql输入输出共一百零九页二、时序电路逻辑功能表示(biosh)方法1. 逻辑(lu j)表达式(1) 输出方程(3) 状态方程(2) 驱动方程2. 状态表、卡诺图、状态图和时序图组合逻辑电 路存储电路x1xiy1yjw1wkq1qlx1y1y2JKQ1Q2x21J1KC1CP共一百零九页三、时序逻辑

2、电路(lu j din l)分类1. 按逻辑(lu j)功能划分：计数器、寄存器、读/写存储器、顺序脉冲发生器等。2. 按时钟控制方式划分：同步时序电路触发器共用一个时钟 CP，要更新状态的触发器同时翻转。异步时序电路电路中所有触发器没有共用一个 CP。3. 按输出信号的特性划分：Moore型Mealy型存储电路Y(tn)输出WQX(tn)输入组合电路CPY(tn)输出CPX(tn)输入存储电路组合电路组合电路共一百零九页5.1 时序电路的基本分析和设计(shj)方法5.1.1 时序电路的基本(jbn)分析方法一、 分析的一般步骤时序电路时钟方程驱动方程状态表状态图时序图CP触发沿特性方程输出

3、方程状态方程计算共一百零九页二、 分析(fnx)举例写方程式时钟(shzhng)方程输出方程(同步)驱动方程状态方程特性方程(Moore 型)例 5.1.1解1J1KC11J1KC11J1KC1&FF1FF0FF2CPY方法1共一百零九页计算，列状态(zhungti)转换表CPQ2 Q1 Q0 Y0123450120 0 010 0 110 1 111 1 111 1 0101 0 00 1 011 0 110 1 01画状态(zhungti)转换图000001/1011/1111/1110/1100/1/0有效状态和有效循环010101/1/1无效状态和无效循环能否自启动?能自启动：存在无效

4、状态，但没有形成循环。不能自启动：无效状态形成循环。共一百零九页方法2 利用(lyng)卡诺图求状态图11001100Q2n+1Q2nQ1nQ0n0100 01 11 1001100110Q1n+1Q2nQ1nQ0n0100 01 11 10 00001111Q0n+1Q2nQ1nQ0n0100 01 11 00Q2n+1 Q1n+1 Q0n+1Q1nQ0nQ2n0100 01 11 10001011111101000010110100000001011111110100010101共一百零九页画时序(sh x)图000001/1011/1111/1110/1100/1/01 2 3 4 5

5、6CPCP下降(xijing)沿触发Q2Q1Q0000001011111110100000Y共一百零九页5.1.2 时序电路的基本设计(shj)方法1. 设计(shj)的一般步骤时序逻辑问题逻辑抽象状态转换图（表）状态化简最简状态转换图（表）电路方程式（状态方程）求出驱动方程选定触发器的类型逻辑电路图检查能否自启动共一百零九页2. 设计(shj)举例按如下(rxi)状态图设计时序电路。000/0/0/0/0/0001010011100101/1解已给出最简状态图，若用同步方式：输出方程00 01 11 1001 Y000001为方便，略去右上角 标n。状态方程00 01 11 1001 101

6、0100100011例 5.1.2共一百零九页选用(xunyng) JK 触发器驱动(q dn)方程约束项逻辑图CP1KC1FF1&1JY1J1KC1FF01KC1FF2&1J1&检查能否自启动：110111000能自启动/0/1(Moore型)共一百零九页1/1例 5.1.3设计 一个(y )串行数据检测电路，要求输入3 或 3 个以上数据1时输出为 1，否则为 0。解逻辑抽象，建立(jinl)原始状态图S0 原始状态(0)S1 输入1个1S2 连续输入 2 个 1S3 连续输入 3 或 3 个以上 1S0S1S2S3X 输入数据Y 输出入数据0/01/00/01/00/00/01/1状态化

7、简S0S1S20/01/00/01/00/01/10/00/0共一百零九页状态(zhungti)分配、状态(zhungti)编码、状态(zhungti)图S0S1S20/01/00/01/00/01/1M = 3，取 n = 2S0 = 00S1 = 01S2 = 110001110/01/00/01/00/01/1选触发器、写方程式选 JK ( ) 触发器,同步(tngb)方式输出方程Q1nQ0nX0100 01 11 10Y000001Q11Q21状态方程共一百零九页驱动方程约束(yush)项&逻辑图CPX1Y1J1KC1FF0Q0(Mealy 型)无效(wxio)状态 100000100

8、00/01111111/1能自启动Q11KC1FF1&1J共一百零九页5.2 计数器 (Counter)5.2.1 计数器的特点(tdin)和分类一、计数器的功能(gngnng)及应用1. 功能：对时钟脉冲 CP 计数。2. 应用：分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。二、计数器的特点1. 输入信号：计数脉冲 CPMoore 型2. 主要组成单元：时钟触发器共一百零九页三、 计数器的分类(fn li)按数制分：二进制计数器十进制计数器N 进制(任意(rny)进制)计数器按计数方式分：加法计数器减法计数器可逆计数 (Up-Down Counter)按触发器翻转是否同时分：同步计数器

9、 (Synchronous )异步计数器 (Asynchronous )按开关元件分：TTL 计数器CMOS 计数器共一百零九页5.2.2 二进制计数器计数器计数容量、长度(chngd)或模的概念 计数器能够记忆输入脉冲的数目(shm)，即电路的有效状态数 M 。3 位二进制同步加法计数器：00001111/14 位二进制同步加法计数器：000111/1n 位二进制同步加法计数器：共一百零九页一、二进制同步(tngb)计数器1. 3位二进制同步(tngb)加法计数器(1) 结构示意框图与状态图三位二进制同步加法计数器CPCarry输入计数脉冲送给高位的进位信号000001/0010/0011/

10、0100/0101/0110/0111/0/1共一百零九页FF2、FF1、FF0Q2、Q1、Q0设计(shj)方法一：按前述设计(shj)步骤进行 （P297 299）设计方法二：按计数规律进行级联 CPQ2Q1Q0C0123456780 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000010C = Q2n Q1n Q0n来一个CP翻转一次J0= K0 = 1当Q0=1，CP到来即翻转J1= K1 = Q0当Q1Q0=1，CP到来即翻转J2= K2 = Q1Q0= T0= T1= T2(2) 分析和选择触发器共一百零九页J0= K0 =1J1=

11、 K1 = Q0J2= K2 = Q1Q0CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2串行进位(jnwi)触发器负载(fzi)均匀CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2并行进位低位触发器负载重(3) 用T 型触发器构成的逻辑电路图共一百零九页(5) n 位二进制同步(tngb)加法计数器级联规律：(4) 用T 型触发器构成(guchng)的逻辑电路图CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q21&1&共一百零九页B = Q2n Q1n Q0nBorrow若用

12、T 触发器：2. 3 位二进制同步(tngb)减法计数器CPQ2Q1Q0B012345670 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 110000000 向高位发出(fch)的借位信号T0 = 1T1=Q0nT2= Q1n Q0n级联规律：CP1J1KC1FF011J1KC1FF11J1KC1FF1&BQ0Q1Q2Q0Q1Q2共一百零九页3. 3 位二进制同步(tngb)可逆计数器(1) 单时钟(shzhng)输入二进制同步可逆计数器加/减控制端加计数T0 = 1、T1= Q0n、 T2 = Q1nQ0n减计数T0 = 1、T1= Q0n、 T2= Q1nQ0

13、nCPQ01J1KC1FF01Q0Q21J1KC1FF2Q2Q11J1KC1FF1Q1U / D 1&1&1&1C/B共一百零九页(2) 双时钟(shzhng)输入二进制同步可逆计数器加计数(j sh)脉冲减计数脉冲CP0= CPU+ CPD CP1= CPU Q0n + CPD Q0n CP2= CPU Q1n Q0n + CPD Q1n Q0nCPU 和CPD 互相排斥CPU = CP，CPD= 0CPD= CP，CPU= 0CPUQ01J1KC1FF01Q0Q21J1KC1FF21Q2Q11J1KC1FF11Q11&1&1CPD共一百零九页4. 集成(j chn)二进制同步计数器(1)

14、集成(j chn) 4 位二进制同步加法计数器1 2 3 4 5 6 7 816 15 14 13 12 11 10 974161(3)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地引脚排列图逻辑功能示意图74161Q0 Q1 Q2 Q3CTTLDCOCPCTPCR D0 D1 D2 D30 0 0 00 0 1 1 0 0 1 1CR = 0Q3 Q0 = 0000同步并行置数CR=1，LD=0，CP异步清零Q3 Q0 = D3 D0 1) 74LS161 和 74LS163共一百零九页74161的状态表74163 输 入 输 出 注CR L

15、D CTP CTT CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0 1 0 d3 d2 d1d0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 d3 d2 d1 d0 计 数 保 持 保 持 0清零置数CR = 1, LD = 1, CP，CTP = CTT = 1二进制同步加法(jif)计数CTPCTT = 0CR = 1，LD = 1，保持(boch)若 CTT = 0CO = 0若 CTT = 1共一百零九页2) CC4520VDD 2CR 2Q32Q22Q12Q02EN2CP1CP1EN1Q0 1Q1 1Q1Q31CR VSS1 2 3

16、 4 5 6 7 816 15 14 13 12 11 10 9CC4520CC4520Q0 Q1 Q2 Q3EN CP CR使能端也可作计数(j sh)脉冲输入计数脉冲输入(shr)也可作使能端异步清零 输 入 输 出CR EN CPQ3n+1 Q2n+1 Q1n+1 Q0n+1 1 0 1 0 0 0 0 0 1 0 0 0 0加 计 数加 计 数 保 持 保 持 共一百零九页(2) 集成(j chn) 4 位二进制同步可逆计数器1) 74191（单时钟(shzhng)）74191Q0 Q1 Q2 Q3U/DLDCO/BOCPCTD0 D1 D2 D3RC加计数时CO/BO= Q3nQ2n

17、Q1nQ0n并行异步置数减计数时CO/BO= Q3nQ2nQ1nQ0nCT = 1,CO/BO = 1时，1 2 3 4 5 6 7 816 15 14 13 12 11 10 974191D1 Q1 Q0 CT U/D Q2 Q3 地VCC D0 CP RC CO/BO LD D2 D3LD CT U/D CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 1 0 0 1 0 1 1 1 d3 d2 d1 d0加 法 计 数 减 法 计 数 保 持 共一百零九页1 2 3 4 5 6 7 816 15 14 13 12 11 10 9741

18、93D1 Q1 Q0 CPD CPU Q2 Q3 地VCC D0 CR BO CO LD D2 D32) 74193(双时钟(shzhng)CO74193Q0 Q1 Q2 Q3LDCPUCRD0 D1 D2 D3BOCPDCR LD CPU CPD D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1注 1 0 0 d3 d2 d1 d0 0 1 1 0 1 1 0 1 1 1 0 0 0 0 d3 d2 d1 d0 加 法 计 数 减 法 计 数 保 持异步清零异步置数BO =CO=1共一百零九页二、二进制异步计数器1. 二进制异步加法(jif)计数器CPQ0Q1Q2CP0

19、= CPCP1 = Q0CP2 = Q1用T 触发器 (J = K = 1)下降(xijing)沿触发C = Q2n Q1n Q0n1Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21CCP&并行进位若采用上升沿触发的 T 触发器CP0= CPCP1=Q0CP2=Q1共一百零九页D 触发器构成(guchng)的 T 触发器 ( D = Q )， 下降沿触发若改用上升(shngshng)沿触发的 D 触发器？Q0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0CQ0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0C共一百零九

20、页2. 二进制异步减法(jinf)计数器CPQ2Q1Q00123456780 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0用T 触发器 (J = K = 1) 上升(shngshng)沿触发CP0= CPCP1= Q0CP2= Q1B = Q2n Q1n Q0n二进制异步计数器级间连接规律计数规律T 触发器的触发沿上升沿下降沿加法计数CPi = Qi-1CPi = Qi-1减法计数CPi = Qi-1CPi = Qi-11Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21BCP&共一百零九页1 2 3 4 5 6 714

21、 13 12 11 10 9 874197CT/LD Q2 D2 D0 Q0 CP1 地VCC CR Q3 D3 D1 Q1 CP074197Q0 Q1 Q2 Q3CRCP1D0 D1 D2 D3CP0CT/LD3. 集成(j chn)二进制异步计数器74197、74LS197计数(j sh)/置数异步清零异步置数加法计数二 八 十六进制计数共一百零九页二-八-十六进制(sh li jn zh)计数器的实现M = 2计数(j sh)输出：M = 8计数输出：Q1Q1Q21J1KC1FF2Q21Q31J1KC1FF3Q3111J1KC1FF1CP1CP011J1KC1FF0Q0Q0M = 16计

22、数输出：其它：74177、74LS177、74293、74LS293 等。共一百零九页5.2.3 十进制计数器（8421BCD 码）一、十进制同步(tngb)计数器1. 十进制同步(tngb)加法计数器00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/1状态图时钟方程输出方程00000000Q3nQ2nQ1nQ0n00 01 11 1010 0001 11 10C共一百零九页Q1nQ0nQ3nQ2n 00 01 11 100001 11 10Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 0 0 10 1 0 11 0 0

23、 10 0 0 00 0 1 00 1 1 00 1 0 01 0 0 00 0 1 10 1 1 1 状态方程选择(xunz)下降沿、JK 触发器驱动(q dn)方程J0 = K0 = 1,J1= Q3nQ0n, K1= Q0J2 = K2 = Q1nQ0nJ3 = Q2nQ1nQ0n , K3 = Q0n 逻辑图CP1KC1FF2&1JC1J1KC1FF01KC1FF3&1J1&Q1Q01KC1FF1&1J&Q2Q3Q3检查能否自启动将无效状态1010 1111代入状态方程：101010110100111011111000110010110100能自启动共一百零九页2. 十进制同步(tng

24、b)减法计数器00001001/11000/00111/00110/00101/00100/0001100100001/0/0/0/0(略)3. 十进制同步(tngb)可逆计数器(略)共一百零九页4. 集成(j chn)十进制同步计数器74160、741621 2 3 4 5 6 7 816 15 14 13 12 11 10 974160(2)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地(引脚排列(pili)与74161相同)异步清零功能：(74162 同步清零)同步置数功能：同步计数功能：保持功能：进位信号保持进位输出低电平(1) 集成十

25、进制同步加法计数器共一百零九页(2) 集成(j chn)十进制同步可逆计数器1) 74190 (单时钟(shzhng)，引脚与74191相同)异步并行置数功能：同步可逆计数功能：加法计数减法计数保持功能：1 2 3 4 5 6 7 816 15 14 13 12 11 10 974191D1 Q1 Q0 CT U/D Q2 Q3 地VCC D0 CP RC CO/BO LD D2 D3共一百零九页2) 74192 (双时钟(shzhng)，引脚与74193相同)1 2 3 4 5 6 7 816 15 14 13 12 11 10 974193D1 Q1 Q0 CPD CPU Q2 Q3 地V

26、CC D0 CR BO CO LD D2 D3异步清零(qn ln)功能：异步置数功能：同步可逆计数功能：加法计数减法计数保持功能共一百零九页1 2 3 4 5 6 714 13 12 11 10 9 874290S9A S9B Q2 Q1 地VCC R0B R0A CP1 CP0Q0 Q3二*、十进制异步计数器3. 集成(j chn)十进制异步计数器异步清零(qn ln)功能S9A S9BQ0 Q1 Q2 Q3R0B R0AM1=2M1 = 5CP0CP11 10 0 0 0异步置“9”功能1 11 0 0 1异步计数功能M = 2M = 5M = 10CPCPCPCP共一百零九页同步置数异

27、步清零六进制计数器七进制计数器5.2.4 N 进制计数器方法(fngf)用触发器和门电路设计用集成(j chn)计数器构成清零端置数端(同步、异步)例 利用EWB观察同步和异步归零的区别。共一百零九页一、利用(lyng)同步清零或置数端获得 N 进制计数思 路：当 M 进制计数(j sh)到 SN 1 后使计数回到 S0 状态2. 求归零逻辑表达式；1. 写出状态 SN 1 的二进制代码；3. 画连线图。步 骤：例5.2.1 用4位二进制计数器 74163 构成十二进制计数器。解：1. = 10112. 归零表达式：3. 连线图74163Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1

28、 D2 D3CR1&同步清零同步置零共一百零九页二、利用异步清零或置数端获得(hud) N 进制计数 当计数到 SN 时，立即产生(chnshng)清零或置数信号， 使返回 S0 状态。（瞬间即逝）思 路：步 骤：1. 写出状态 SN 的二进制代码；2. 求归零逻辑表达式；3. 画连线图。例5.2.2 用二-八-十六进制异步计数器197构成12进制计数器。74197Q0 Q1 Q2 Q3CP0D0 D1 D2 D3CRCPCP1LDCT/&状态S12的作用：产生归零信号异步清零异步置零共一百零九页用置数法将74160接成六进指计数器共一百零九页用置数法将74160接成六进制计数器共一百零九页用

29、置零法将74160接成六进制计数器共一百零九页用置零法将74160接成六进制计数器共一百零九页三、 计数(j sh)容量的扩展1. 集成(j chn)计数器的级联74161(1) Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ4 Q5 Q6 Q774161(0)Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ0 Q1 Q2 Q3CP11111CO016 16 = 25674290(个位) Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1CP74290 (十位) Q0 Q1 Q2 Q3S9A S9B R0B R0ACP

30、0CP1Q0 Q1 Q2 Q3Q0 Q1 Q2 Q31 2 4 810 20 40 8010 10 = 100共一百零九页2. 利用(lyng)级联获得大容量 N 进制计数器1) 级联 N1 和 N2 进制计数器，容量(rngling)扩展为 N1 N2N1进制计数器N2进制计数器CP进位CCP例用 74290 构成 六十 进制计数器74290Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1CP74290 Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3N1= 10N2 = 6个位十位异步清零个位芯片应逢十进一60 =

31、 6 10 = N1 N2 = N 共一百零九页2) 用归零法或置数法获得(hud)大容量的 N 进制计数器例 试分别(fnbi)用 74161 和 74162 接成六十进制计数器。Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q774161(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO074161(1)用 SN 产生异步清零信号：用 SN1 产生同步置数信号：&11&先用两片74161构成 256 进制计数器共一百零九页74162 同步(tngb)清零，同步(tngb)置数。再用归

32、零法将M = 100改为(i wi)N = 60进制计数器，即用SN1产生同步清零、置数信号。先用两片74162构成 1010 进制计数器，Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q774162(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO074162(1)11&11共一百零九页1. 同步(tngb) 清零(或置数)端计数终值为 SN1 异步 清零(或置数)端计数终值为 SN2. 用集成 二进制 计数器扩展(kuzhn)容量后， 终值 SN (或 SN1 )是二进制代码；用集成

33、十进制计数器扩展容量后，终值 SN (或SN1 )的代码由个位、十位、百位的十进制数对应的 BCD 代码构成。要 点共一百零九页5.3 寄存器和读/写存储器(Register and Random Access Memory)5.3.1 寄存器的主要特点(tdin)和分类一、 概念(ginin)和特点1. 概念寄存：把二进制数据或代码暂时存储起来。寄存器：具有寄存功能的电路。2. 特点 主要由触发器构成,一般不对存储内容进行处理。并行输入并行输出FF0 FF1 FFn1D0 D1 Dn1 Q0 Q1 Qn1 控制信号1 0 1 01 0 1 001010101串行输入串行输出共一百零九页二、

34、分类(fn li)1. 按功能(gngnng)分基本寄存器移位寄存器(并入并出)(并入并出、并入串出、 串入并出、串入串出)2. 按开关元件分TTL 寄存器CMOS 寄存器基本寄存器移位寄存器多位 D 型触发器锁存器寄存器阵列单向移位寄存器双向移位寄存器基本寄存器移位寄存器(多位 D 型触发器)(同 TTL)共一百零九页5.3.2 基本(jbn)寄存器 一个触发器可以存储 位二进制信号；寄存(jcn) n 位二进制数码，需要 个触发器。1 n一、4 边沿 D 触发器 (74175、74LS175)C11DD0Q0Q0RDC11DD1Q1Q1C11DD2Q2Q2C11DD3Q3Q3RDRDRDF

35、F0FF1FF2FF311CPCR异步清零00000同步送数1d0d1d2d3保 持特点：并入并出，结构简单，抗干扰能力强。共一百零九页二 、双 4 位锁存器 (74116)Latch(一) 引脚排列图和逻辑(lu j)功能示意图74116Q0 Q1 Q2 Q3CRLEAD0 D1 D2 D3LEB异步清零(qn ln)送数控制数码并行输入数码并行输出(二) 逻辑功能清零送数保持共一百零九页三、 4 4 寄存器阵列(zhn li) (74170、74LS170)(一) 引脚排列(pili)图和逻辑功能示意图74170 Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1AR0A

36、R1并行数码输入数 码 输 出AW0、AW1 写入地址码AR0、AR1 读出地址码ENW 写入时钟脉冲ENR 读出时钟脉冲1 2 3 4 5 6 7 816 15 14 13 12 11 10 974170VCC D0 AW0 AW1 ENWENR Q0 Q1D1 D2 D3 AR1 AR0 Q3 Q2 地共一百零九页(二) 逻辑(lu j)功能16个D锁存器 构成(guchng)存储矩阵能存放4个字: W0、W1、W2、W3Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1AR0AR1FF00FF01FF02FF03FF10FF11FF12FF13FF20FF21FF22F

37、F23FF30FF31FF32FF330000 0 0 10 0 0 1010 0 1 00 0 1 0100 1 0 00 1 0 0111 0 0 01 0 0 01写 入 禁 止000 0 0 0 101 0 0 1 010 0 1 0 011 1 0 0 01 1 1 1 1特点: 能同时进行读写; 集电极开路输出每个字有4位：共一百零九页 5.3.3 移位(y wi)寄存器一、单向(dn xin)移位寄存器右移寄存器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3时钟方程驱动方程状态方程Di000000001011100000000111100000001

38、011000001101100000101000001000000100000共一百零九页左移寄存器Di左移输入(shr)左移输出(shch)驱动方程状态方程主要特点：1. 输入数码在 CP 控制下，依次右移或左移； 2. 寄存 n 位二进制数码。N 个CP完成串行输入，并可从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。3. 若串行数据输入端为 0，则 n 个CP后寄存器被清零。Q3CPQ0Q1Q2C11DFF0C11DFF1C11DFF2C11DFF3共一百零九页二、双向移位(y wi)寄存器(自学)三、集成(j chn)移位寄存器1. 8 位单向移位寄存器 74164DSA

39、DSB Q0 Q1 Q2 Q3 地1 2 3 4 5 6 714 13 12 11 10 9 874164VCC Q7 Q6 Q5 Q4 CR CP74164Q7Q6Q5Q4Q3Q2Q1Q0CP CRDSA DSB异步清零0 0 0 0 0 0 0 0保持不变0 1 1送数共一百零九页2. 4 位双向移位(y wi)寄存器 74LS194CRCRDSLDSRCP74LS194Q0Q1Q2Q3M1M0D0D1D2D3共一百零九页74LS194的状态表 输 入 输 出CR M1 M0 DSR DSLCP D0 D1 D2 D3Q0n+1Q1n+1Q2n+1Q3n+1说 明 0 0 0 0 0 清

40、零 1 0 Q0n Q1n Q2n Q3n 保 持 1 1 1 d0 d1 d2 d3 d0 d1 d2 d3并行输入 1 0 1 1 1 Q0n Q1n Q2n 右移输入1 1 0 1 0 0 Q0n Q1n Q2n 右移输入0 1 1 0 1 Q1n Q2n Q3n 1左移输入1 1 1 0 0 Q1n Q2n Q3n 0左移输入0 1 0 0 Q0n Q1n Q2n Q3n 保 持共一百零九页5.3.4 移位(y wi)寄存器型计数器结构示意图Q0Q1Qn1C11DFF0CPC11DFF1C11DFFn1反馈逻辑电路Dn1D0D1特点(tdin)：电路结构简单，计数顺序一般为非自然态序，

41、用途极为广泛。共一百零九页一、环形(hun xn)计数器1. 电路(dinl)组成Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF32. 工作原理1000010000100001有效循环000011110101101011000110001110011101111001111011无效循环共一百零九页3. 能自启动的环型计数器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3&Q0Q1Q2Q31110011100111111110111000110100000010100001000001001101001011011共一百零九页二、扭环形(

42、hun xn)计数器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3 0000100011001110 000100110111111101001010 1101 0110 1001 001001011011有效(yuxio)循环无效循环克服自启动电路：P360 图5.3.16三、最大长度移位寄存器型计数器 (略)共一百零九页5.3.5 读/写存储器 RAM(Random Access Memory)存储单元(cn ch dn yun) 存放(cnfng)一位二进制数的基本单元(即位)。存储容量 存储器含存储单元的总个(位)数。存储容量 = 字数（word） 位数（

43、bit） 地址 存储器中每一个字的编号2561，2564 一共有 256 个字，需要 256 个地址10244，10248 一共有 1024 个字，需要 1024 个地址地址译码 用译码器赋予每一个字一个地址N 个地址输入，能产生 2N 个地址一元地址译码(单向译码、基本译码、字译码)二元地址译码(双向译码、位译码) 行译码、列译码共一百零九页一、RAM 的结构(jigu)存储矩阵读/写控制器地址译码器地址码输入片选读/写控制输入/输出CS R / W I / O 共一百零九页例 对 256 4 存储(cn ch)矩阵进行地址译码一元(y yun)地址译码D3D2D1D0W0W1W256译码器

44、0 0 1 11 0 1 00 1 1 1A0A1A710.0W11 0 1 08线 256线缺点: n 位地址输入的译码器,需要 2n 条输出线。1 0 1 0二元地址译码Y0Y1 Y15A0A1A2A3X0X1X15行译码器A4 A5 A6 A7列译码器Dout4线 16线1 0.01 0 0 8 位地址输入的地址译码器,只有 32条输出线。共一百零九页25 (32) 根行(n xn)选择线10 根地址(dzh)线 2n (1024)个地址25 (32)根列选择线1024 个字排列成 32 32 矩阵当 X0 = 1，Y0 = 1 时，对 0-0 单元读(写)当X31 = 1，Y31 =

45、1时，对 31-31 单元读(写)例 1024 1 存储器矩阵共一百零九页二、RAM的存储单元(cn ch dn yun)1. 静态(jngti)存储单元基本工作原理：T5T6T7T8DDXiYiSR位线B位线BT5、T6 门控管控制触发器与位线的连通截止截止导通导通0截止截止01导通导通读操作时:写操作时:T7、T8 门控管控制位线与数据线的连通001MOS管为简化画法共一百零九页六管 CMOS 存储单元(cn ch dn yun)T1T3T2T4T5T6T7T8VDDDDXiYiNP特点(tdin)： PMOS 作 NMOS负载，功耗极小，可在交流电源断电后,靠电池保持存储数据.共一百零九

46、页由六只MOS管组成, 其中:T1,T2组成一个反相器; T3,T4组成另一个反相器;两个反相器的输入与输出交叉相连,构成基本触发器,作为存储单元. T1导通, T3 截止,定义为0状态; T1截止, T3导通,定义为1状态. T5,T6叫门(jio mn)控管,其导通与截止受Xi的控制. T7,T8也是门控管,其导通与截止受Yj的控制. Xi叫字线, Yj叫位线. 六管CMOS存储单元(cn ch dn yun)的电路图T1T3T2T4T5T6T7T8VDDDDXiYi共一百零九页2. 动态(dngti)MOS存储单元单管MOS存储单元(cn ch dn yun)T1CB位线字线C1X写操作

47、:字线为高电平 T1 导通若位线为高电平( 1 )，则C1充电若位线为低电平( 0 )，则C1放电读操作:字线为高电平 T1 导通若U1= “1”，则C1向CB放电使UB= “1”若U1= “0”，则UB= “0”因CBC1 ，在完成读操作后，UB=U1 C1 / （C1+ CB）很小需要高灵敏度读出器，每次读出后需进行“刷新”。门控管共一百零九页三、RAM 容量(rngling)的扩展1. 位扩展(kuzhn)地址线、读/写控制线、片选线并联输入/ 输出线分开使用如：用 8 片 1024 1 位 RAM 扩展为 1024 8 位 RAMI / O10241(0)A0A1 A9R/WCSI /

48、 O10241(1)A0A1A9 R/WCSI / O10241(7)A0A1A9 R/WCSA0A1.A9CSR / W00I0I1I7D0D710O0O1O7D0D7共一百零九页 2. 字扩展(kuzhn)共一百零九页四、RAM 芯片(xn pin)举例1234567891011122423222120191817161514136116A7A6A5A4A3A2A1 A0D0D1D2GNDVDDA8A9WEOEA10CS D7D6D5D4D3片 选输出(shch)使能写入控制输入工作方式I / OCS OE WE A0A10D0D71 0 0 1 稳定0 0 稳定低功耗维持读写高阻态输出输

49、入共一百零九页5.4 顺序(shnx)脉冲发生器 5.4.1 计数(j sh)型顺序脉冲发生器顺序脉冲分类计数型移位型共一百零九页1. 由四进制计数器( JK 触发器) 和译码器构成(guchng)Y0CP1J1KC1FF01J1KC1FF1&11RDRD1CR&Y1Y2Y3CPQ0Q1Y0Y1Y2Y3共一百零九页2. 由 D 触发器和译码器构成(guchng)C11DQ0Q0RDC11DQ1Q1FF0FF1=1CPCRRD111Y0&Y1Y2Y3结果(ji gu)与前同防止竞争冒险共一百零九页5.4.2 移动(ydng)位型顺序脉冲发生器C11DQ0C11DQ1C11DQ2C11DQ3FF0

50、FF1FF2FF3CPCRRRRR1 状态图同环型计数器，能自启动，只有 4 个有效(yuxio)状态，但不需译码器。(一) 由环型计数器构成CPQ0Q1Q2Q3(二) 由扭环型计数器构成（略）共一百零九页5.4.3 用 MSI 构成顺序(shnx)脉冲发生器D0D1D2D3LDCRCTTCTPQ0Q1Q2Q3CO74LS16374LS138STASTBSTCY0Y1Y2Y3Y4Y5Y6Y71D2D3D4D5D6D7D8DCP174LS374EN1Q2Q3Q4Q5Q6Q7Q8Q3位二进制计数(j sh)译码器缓冲寄存共一百零九页5.5.1 可编程逻辑(lu j)器件 (PLD)(Program

51、mable Logic Device)一、PLD的基本(jbn)结构和分类1. 基本结构输入电路与门阵列或门阵列输出电路输入或项输入项积项输出1AAAAAAPLD的输入缓冲电路5.5 可编程逻辑器件和时序逻辑电路的VHDL及其仿真共一百零九页2. 分类(fn li)(1) 按可编程情况(qngkung)分分 类与阵列或阵列输出电路出现年代PROM固定可编程固定70年代初PLA可编程可编程固定70年代中PAL可编程固定固定70年代末GAL可编程固定可组态80年代初共一百零九页 PROM 可编程只读存储器I2 I1 I0O2 O1 O 0与阵列(zhn li)(固定)或阵列(zhn li)(可编程

52、)缺点： 只能实现标准 与或式 芯片面积大 利用率低,不经济用途： 存储器 函数表 显示译码电路(Programmable Read Only Memory）共一百零九页 PLA 可编程逻辑(lu j)阵列I2 I1 I0O2 O1 O 0与阵列(zhn li)(可编程)或阵列(可编程)优点： 与阵列、或阵列 都可编程 能实现最简与或式 缺点： 价格较高 门的利用率不高(Programmable Logic Array)共一百零九页 PAL 可编程阵列(zhn li)逻辑I2 I1 I0O2 O1 O 0与阵列(zhn li)(可编程)或阵列(固定)优点： 速度高 价格低 采用编程器现场 编程

53、 缺点： 输出方式固定 一次编程(Programmable Array Logic)共一百零九页 GAL 通用阵列(zhn li)逻辑I2 I1 I0O2 O1 O 0与阵列(zhn li)(可编程)或阵列(固定)优点： 具有 PAL 的功能 采用逻辑宏单元 使输出自行组态 功能更强，使用 灵活，应用广泛 (Generic Array Logic)共一百零九页(2) 按可编程和改写(gixi)方法分PLD编程方式改写方法特点、用途第一代一次性掩模（厂家）不能改写固定程序、数据、函数表、字符发生器第二代编程器(用户)紫外光擦除先擦除，后编程第三代编程器(用户)电擦除擦除、编程同时进行第四代在系统

54、可编程软件直接在目标系统或线路板上编程(3)按组合(zh)、时序分组合型 PAL组合电路PROM、 PLA时序电路时序型 PALGAL(也可实现组合电路)共一百零九页二、PLD的基本原理PROM的原理已在第三章介绍(jisho)，不赘述。 PAL的输出(shch)方式固定而不能重新组态，且编程是一次性的，使用有较大的局限。1. GAL16V的基本结构I00 1 2 3 4 5 6 7 3101234567O输 入 项CPOLMC可编程与阵列输入缓冲输出三态门或阵列隐含其中共一百零九页I00 1 2 3 4 5 6 7 3101234567O0CPOLMC(19)O1OLMC(18)891011

55、12131415I1O7OLMC(12)OEI70 1 2 3 4 5 6 7 31共一百零九页2. 输出(shch)逻辑宏单元输出(shch)逻辑宏单元 (OLMC Out Logic Cell) OLMC 有 5 种不同的输出组态 5种输出组态由结构控制字来决定 通过编程对GAL芯片内部的结构控制字寄存器 进行设置共一百零九页(1) OLMC的结构(jigu)OECKI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCKOEXOR(n)接邻近单元输出I /O(m)VCCAC0AC1(n)AC1(m)接与阵列(zhn li)01

56、两个2选1数据选择器两个4选1数据选择器乘积项数据选择器输出数据选择器0组合输出1寄存器输出三态数据选择器反馈数据选择器反馈共一百零九页OECKI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCKOEXOR(n)接邻近单元输出I /O(m)VCCAC0AC1(n)AC1(m)(2) FMUX的输出与三个结构控制(kngzh)字的关系AC0 AC1 (n) AC1 (m) FMUX的选择 1 0 1 1 0 1 0 0 D 触发器的 Q本单元输出 I /O (n) 邻近单元输出 I /O (m) 地 共一百零九页(3) OLMC

57、的输出(shch)组态SYN AC0 AC1 (n)功 能 注 0 0 0不用 0 0 1不用 0 1 0寄存器输出纯时序输出 0 1 1组合与寄存器输出本宏单元为组合输出，一个以上宏单元寄存器输出 1 0 0纯组合输出无内部反馈和使能控制 1 0 1纯输入方式输入为I /O (m)三态门禁止1 1 0不用 1 1 1组合输出组合I /O 输出,乘积项P1控制输出使能共一百零九页3. GAL的主要(zhyo)特点(1) 通用性强 每一个(y )OLMC均可组态成组合或时序电路 输入引脚不够时可将OLMC组合成输入端 可构成较复杂的时序电路(2) 100%可编程 可重复擦写上百次甚至万次, PA

58、L为一次编程(3) 100%可测试(4) 隐含成本低 与原始成本大致相同共一百零九页4. 几种常见(chn jin)的GAL器件型 号与阵列规模(乘积项输入项)OLMC最大输出数特 点GAL16V864 328普通型GAL20V864 408普通型isp GAL16Z864 328可擦写万次GAL39V1864 7810与、或阵列均可编程共一百零九页三、高密度可编程逻辑(lu j)器件HDPLD四、PLD编程是一种(y zhn)高密度、高性能的超大规模集成电路分类阵列型 HDPLD单元型 HDPLD在GAL基础上发展起来主体为与、或阵列由许多逻辑宏单元组成阵列5.5.2 时序逻辑电路的VDHL

59、描述及仿真共一百零九页例5.5.1 十进制计数器的VHDL描述(mio sh)及仿真LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 isPORT (cp : INSTD_LOGIC; q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END count10;ARCHITECTURE one OF count10 IS SIGNAL count :STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp) BEGIN IF cpEVENT AND cp=1 THEN IF count =1