基于CPLD数字钟设计

1、.PAGE 1 . . . word. 目录一、设计要求1二、设计原理12.1 电源电路12.2 振荡电路与分频电路12.3 显示电路22.4 CPLD电路原图2三、设计思路及步骤3四、设计框图3五、数字钟的实现35.1 数码管及小数点显示控制电路45.2校时电路65.3 计数电路85.4 多路选择器9六、总结体会.10七、辞.11参考文献.11基于CPLD数字钟设计一设计要求1数码动态显示时、分和秒；3可以分别对时、分、秒单独进展手动校时； 4时与分之间的小数点常亮；5分与秒之间的小数点以1Hz频率闪烁；6. 校对时间时对应显示位以2Hz频率闪烁.二、设计原理2.1 电源电路当重新接通电源或

2、计数过程出现误差时都需要对时间进展校正.通常,校正时间的方法是:首先截断正常的计数通路,然后再进展人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端,校正完成后,再转入正常计时状态即可.2.2 振荡电路与分频电路晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定.分频电路采用T触发器对其分频，每经过一个T触发器对其二分频，所以各点的分频倍数分别为：QD: 24 QE: 25 QF: 26 QG: 27 QH: 28 QI: 29 QJ: 210 QL: 212 QM: 213 QN: 214此处采用的是32768Hz的晶振，故分频之后Q

3、F:512Hz、QI:64Hz、QN:2Hz。电路原理图如右图所示：2.3 显示电路计数器实现了对时间的累计以8421BCD码形式输出,选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流.数码管是共阴数码显示管，当其控制端为“0时，数码显示管显示。显示模块输入时钟频率为512Hz，显示刷新频率约为85Hz。2.4 CPLD电路原理图此原理图的MODE和ADD分别控制校正位和其校正位进展加一校正。MODE共有七个状态分别对应六个数码管的校正和正常计数。三、设计思路及步骤1 按原理图和元件插件图完成电路的焊接；2 拟定数字钟的组成框图，划分模块；3 对各单元模块电路进

4、展设计与波形仿真；4 总体电路设计与仿真；5 程序下载与调试。四、设计框图频率信号输入分频微秒模块秒模块分模块时模块置数位选显示模块进位进位进位高低电平五、数字钟的实现综合电路模块如以下图所示：5.1 数码管及小数点显示控制电路5.1.1利用7493连成一个6进制计数器，进展波形仿真，准确无误后创立符号count6。按如下电路图连成一个三八译码器，进展仿真，正确之后也创立为符号decoder3to8。5.1.3.按如下电路图作图实现数码管及小数点显示控制电路。DOT工作原理：以512Hz的频率作为时钟脉冲，用六进制计数器为三八译码器提供六个不同状态，每个数码管的显示频率约为85Hz,观测到的结

5、果为：数码管常亮。此电路的巧妙之处在于小数点的显示是用一个或门，通过1Hz频率来控制第三个数码管的小数点显示，再通过一个与非门来控制第五个数码管的小数点显示。第五个数码管的小数点在整个脉冲阶段显示，而第三个数码管的小数点只有在低电平时显示，故观察到结果是第五个数码管常亮，而第三个数码管的小数点以1Hz的频率闪烁。此处引出的Q2.0的作用是为了与校时信号作比较，来控制校时位的消隐。仿真结果如下所示：5.2校时电路5.2.1.首先利用7493连成一个7进制计数器，进展波形仿真，准确无误后创立符号count7；.利用两个D触发器连成一个二位移位存放器，用64Hz频率对key进展采样，依次存放在二位移

6、位存放器中，假设前后一致则结果为这个值，假设前后不一致则保持原结果。功能如下表所示：第一D触发器第二D触发器结 果0000/11/0保持111.巧妙利用RS触发器功能：再加上一个与门和或非门对其信号进展处理，使其出现R、S信号。电路如以下图所示：进展波形仿真，波形图如下：准确无误后创立符号keypulsegen。.按如下电路图连成校时电路。count7为三八译码器提供七个状态，分别控制六位数码显示和使能端。具体电路如以下图所示：当三八译码器*一位输出为0，则此位所连的与非门开通，此时的add就校正此位。其仿真图形如下：5.3 计数电路5.3.1.利用7493连成一个3进制计数器，进展仿真，准确

7、无误后创立符号count2；5.3.2.利用7493连成一个10进制计数器，进展仿真，准确无误后创立符号count10。5.3.3.调用count101、count6、count2和count10按以下图连成时、分、秒、计数电路。进展编译，仿真正确之后创立为符号count。5.4 多路选择器注：此处为了优化电路，可将六位计数器和三八译码器省略，与数码显示电路共用一组。其仿真图形如下：比较器六、总结与体会在这次的数字钟设计过程中，我进一步锻炼了自己的焊接技术，学会识别及检验电子元器件，以及进展根本的数字钟功能设计，了解了CPLD/FPGA的一般构造及开发步骤，熟悉了用FPGA器件取代传统的中规模

8、集成器件实现数字电路与系统的方法，对作图、VerilogHDL语言编程使用也有了初步的了解。我更进一步地熟悉了芯片的构造及掌握了各芯片的工作原理和其具体的使用方法。此次设计中，发现了很多日后要注意的地方和错误，例如：在连接二进制、十进制、二十四进制的进位及八进制的接法中，要求熟悉逻辑电路及其芯片各引脚的功能，在电路出错时便能准确地找出错误所在并及时纠正了。在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如仿真的连接示意图中，往往没有接高电平的脚以及接低电平的脚，因此在实际的电路连接中往往容易遗漏，因此仿真图和电路连接图还是有一定距离的。通过这次的设计实验更进一

9、步地增强了实验的动手能力。还有最后综合时，EDA线路图占用空间太大，出现问题，必须先进展系统优化，得到最优方案，然后才能下载到芯片中。在教师的指导和帮助下，经过自己的反复修改和尝试，问题都顺利地得到了解决。在这个过程中，我提高了自己的实际动手操作能力，培养了治学严谨的态度，激发了我学习此专业课程的兴趣，而且让我们深刻的体验到理论知识与实践经历的密切联系，要成为一个高技术人才，必须理论与实践两手都要硬。在设计时，对不同方案的构思、分析、比较到最后的方案确定，这些工作，可以增强了我们分析、解决问题的能力，培养我们的创新意识。七、辞这次的数字钟设计对我来说是一次深刻的实习经历，对我们以后的学习及工作都是很有益处