EDA数字时钟综合设计性实验报告

1、广州大学综合设计性实验报告册实验项目EDA数字时钟学院物理与电子工程学院年级专业班电子132班姓名张燕州学号1319200092成绩实验地点理学实验楼317指导教师宋沛实验项目综合设计性实验预习报告EDA数字时钟引言：数字时钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，数字时钟可植入自动控制、测试等系统内部，作为系统的时钟源，可为系统提供定时信号或中断控制的时间基准，具有广泛的用途。由于数字集成电路的发展使得数字时钟的精度远远超过老式钟表，钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的单一报时

2、功能。加入了一些诸如自动报时、定时闹钟等功能。这些都是以钟表数字化为基础的。因此，研究数字时钟及扩大其应用，有着非常现实的意义。实验目的：进一步掌握用VerilogHDL语言编写任意进制计数器的方法，通过本次实验要充分认识到，顶层结构的设计和优化在综合设计中的重要性。实验原理：数字钟秒到分、分到时均为60进制，利用VerilogHDL编写模60的计数器，秒模块的CLK可从实验板上取得，秒模块的本身输出用来驱动显示秒的数码管，进位输出恰好是分模块的CLK。分模块的进位作为时模块的CLK。时模块为24进制。需要调整时间时，可以用数据选择器将正常的各个模块时钟切断取而代之的是由实验箱上的按键产生的单

3、脉冲，从而实现调整时间的功能。闹铃时间与当前时间要共用数码管的方式显示，同样我们可以采用多位数据选择器来实现。闹铃实现可采用比较计时模块输出与闹钟设定输出完全相等时，输出控制信号使扬声器发声。实验内容：1、根据题目要求，参考GW48使用说明书，选取适当的模式来实现。2、依据题目要求功能，设计顶层总体结构图。3、使用VerilogHDL语言来实现顶层结构中各个模块的功能，并创建顶层文件可调用的图形元件，如：24、60进制计数器，数据选择器等模块。4、创建顶层GDF文档，并将各模块连接。5、根据题目要求，以及第一步所选模式，并查表，定义引脚。6、编译并下载到目标芯片中。7、利用实验箱验证所设计的数

4、字钟功能。重点问题：利用前面实验所学知识，设一数字钟并在GW48实验箱上实现。具体要求如下：计时可选十二进制计时和二十四进制计时；可手动校时，能分别进行时、分的校正；带闹钟功能，当计时计到闹铃时间时，发光二极管点亮，闹铃时间为1分，可用按键提前终止闹铃；带秒表功能；（选做）带日历显示，可显示月、日等。（选做）六参考文献：EDA技术实用教程VerilogHDL版（第四版）P385;（第五版没有S0PC系统开发技术）、百度百科文库。广州大学实验原始数据记录表实验项目EDA数字时钟指导教师宋沛姓名张燕州班别电子132班学号1319200092学院物电学院业电子信息科学与技术实验进行时间2016年5月

5、30日第14周一,15时至17时；实验地点理学实验楼317室温湿度天气原始数据记录(自行设计记录表格)：一、实验HDL描述moduleclock(m,c,clk,sec1,sec0,min1,min0,hou1,hou0,mclk,hclk,alarmled,ring,rclk,sclk);inputclk,mclk,hclk,rclk,sclk,m,c;outputalarmled,ring;output3:0sec1,min1,hou1,sec0,min0,hou0;reg5:0sec,min,hou,cmin,chou,amin,ahou,alcount;regcs,cm;regtmod

6、e,alarm,alarmled;wire5:0osec,omin,ohou;initialbeginmin=0;hou=0;sec=0;cs=0;cm=0;cmin=0;chou=0;amin=0;ahou=0;tmode=0;alarm=0;alarmled=O;endalways(posedgeclk)begin/60salarmif(alarmled&alcount!=60)alcount=alcount+1;elsealcount=0;if(tmode)begin/checksetmin=cmin;hou=chou;endif(sec!=59)begin/seccountsec=se

7、c+1;endelsebeginsec=0;cs=1;endif(cs)begin/mincountcs=0;min=min+l;if(min=60)begincm=1;min=0;endendif(cm)begin/hourcountcm=0;hou=hou+1;if(hou=23)hou=0;endif(min=amin&hou=ahou)alarmled=1;if(alcount=59)alarmled=O;endassignring=(alarmled&alcount!=60)?rclk:0;always(posedgemclk)/minsetif(tmode)/checkif(cmi

8、n=59)cmin=0;elsecmin=cmin+1;always(posedgemclk)/alarmif(alarm)if(amin=59)amin=0;elseamin=amin+1;always(posedgehclk)/hoursetif(tmode)/checkif(chou=23)chou=0;elsechou=chou+1;always(posedgehclk)/houralarmif(alarm)/alarmif(ahou=23)v話开始甘曾QuartusII-C：/.I就1-画图ahou=0;elseahou=ahou+l;always(posedgeelk)case(m

9、,c)2b00:begintmode=0;alarm=0;end/count2b10:tmode=1;/check2bO1:alarm=1;alarmendcaseassignomin=(tmode)?cmin:(alarm)?amin:min;assignohou=(tmode)?chou:(alarm)?ahou:hou;assignsec1=sec/10;assignsec0=sec%10;assignmin1=omin/10;assignmin0=omin%10;assignhou1=ohou/10;assignhou0=ohou%10;endmodule数字时钟正常运行和闹铃两种模式

10、之间切换及设定时分秒按键加一功能程序如上所示。IQuartusIIC:/DocuentsandSettings/Ad*instratclock/clock-clock-AssignentEditor幻回冈1FileEditViewProjactAssignmenFrocessingToolsWindowHelp厲昌為电1莎彖/第燼金畑色ProjectNavigator:潑clock.CompilationReport-FlowSummary自Files：”輙|clock.vj-InEmabon一I三0All|电)TimingILogicOptionsThiscellspecifieswheth

11、erornottheassignmentisprocessedbytheCompiler.TasksxFlow:jCompilation|Task区、/FCompileDezigr.7卜-AnalysisftSynthesisFitter(Place&Route)-Assembler(.GeneratEprogrammingfiles.).TimtQuestTimingAnalysisEDAlletlistWriterProgramDevice(OpenProgr：wimer)ToLo匚ationEnabled1hou00PIN127Yes6Ehou0lPIN128Yes7hou02PIN13

12、1YesBhouOFIN132Yes9houl0PIN133Yes10houllPIN134Yes11houl2PIN135YesV12houl3PIN137Yes13MmFIN38Yes14M*mclkPIN21Yes15min00PIN78Yes16Emin0lPIN80Yes17min02PIN112Yes18Hmin03FIN113Yes19PIN114Yesa.r.-v.-v.-v-.-v*ForHelp”pressFlIdlemmTjpeIMessageEnaedPrograniijieEopera匸ionatMonJuiiU617:zu:2U16StartedProgrammer

13、operationatMonJtui0617:20:532016Configuringdeviceindex1Device1containsJTAGIDcode0 x020F40DDConfigurationsucceeded-1device(s)configuredSuccessfullyperformedoperationfs)EndedPrograiaiaeroperationatHonJim0617:20:582016uSystem156QProcessing(130)ExtraInfoInfo99)Warning(19)CriticalWarning(12ErrorSuppresse

14、d6入Flag/11Message:143of158血屯|QuartusIIC:/DocuentsandSettings/Ad*instratr/Q/clock/clock-clock-AssigimentEditor3XFileEditViewProjactAssignmenFrocessingToolsWindowHelp潑clock.x|clockProjectNavigator:FFiles|AssignmentEditor辱CompilationReport-FlowSummaryAllIftTimingILogicOptionsIclock.vx|AssignmentEditor|

15、CompilationReport-FlowSummary血Hierarchy罔Files.|胡DesignUnits|Tasks*xFlow:jCompilation工Task区、/FCompileDezigr.7卜-AnalysisftSynthesis.Fitter(Place&Route)-Assembler(.GeneratEprogrammingfiles.).TimtQuestTimingAnalysisEDAlletlistWriterProgramDevice(OpenProgr：wimer)ToLocationEnabled16Emin0lPIN80Yes17min02PI

16、N112Yes18Hmin03FIN113Yes19minl0PIN114Yes20PIN117Yes21mini2PIN118Yes22mini3PIN126Yes23聆rdkFIN150Yes24taringPIN164Yes25sec00PIN56Yes26isecOlPIN57Yes27sec02PIN63Yes28sec03FIN68Yes29secl0PIN69Yes30Edit:其|/|esQuartusIIC:/DocuentsandSettings/Ad*instratr/Q/clock/clock-clock-AssigimentEditorFileEditViewProj

17、actAssignmenFrocessingToolsWindowHelp三|魔少瞬轡釦揶|轿临|尅町|艷|越|威|ProjectNavigator=自Files1”輙|clock.vjJ-TypeIMessage_iInfo:ErniedPragrmmmEt:upetatiunatMoiiJim0617:20:342016QInfo:StartedPrugr：aiiiiLieruperatioiiatMoilJiuiUb17:20:532016QInfo:ConfiijuEingdeviceindex1QInfo:Device1containsJTAijIDcodeLixu2uF4uIjD_

18、iInfo:Confiijfurat.iuiisucceeded-1device(s)cuiiEiijureii_iInfo:Succpgsfi.illypetforiiLeiiuperationfs)引脚锁定图如上，采用模式5,按键1、2、3分别是秒、分、时的按键控制，每当按下一次数码管上数字就加一。键5、4分别是正常运行状态设定时间模式和闹铃模式设定的按键，按下时可以切换模式。硬件实验图如上。三三三?:T3HT数甜話銀哙二孙X丄八个可重配置控鬧键指导教师对学生情况记录:注：此表格必须附在实验报告内一并交给任课老师。实验名称综合设计性实验实验报告EDA数字时钟摘要：利用Quartusll9.

19、0软件采用模块化设计方法设计一个数字钟。采用原理图和VHDL语言相结合的设计。软件仿真调试成功后编译下载至可编程实验箱中进行硬件测试，实现并充分领略硬件设计软件化的精髄。引言：数字时钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，数字时钟可植入自动控制、测试等系统内部，作为系统的时钟源，可为系统提供定时信号或中断控制的时间基准，具有广泛的用途。由于数字集成电路的发展使得数字时钟的精度远远超过老式钟表，钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的单一报时功能。加入了一些诸如自动报时、定时闹钟等功

20、能。这些都是以钟表数字化为基础的。因此，研究数字时钟及扩大其应用，有着非常现实的意义。实验要求：利用前面实验所学知识，设一数字钟并在GW48实验箱上实现。具体要求如下：计时可选十二进制计时和二十四进制计时；可手动校时，能分别进行时、分的校正；带闹钟功能，当计时计到闹铃时间时，发光二极管点亮，闹铃时间为1分，可用按键提前终止闹铃；带秒表功能；（选做）带日历显示，可显示月、日等。（选做）实验仪器：装有Quartusll9.0软件的电脑、GW48实验箱。实验步骤：1、根据题目要求，参考GW48使用说明书，选取适当的模式来实现。2、依据题目要求功能，设计顶层总体结构图。3、使用VerilogHDL语言

21、来实现顶层结构中各个模块的功能，并创建顶层文件可调用的图形元件，如：24、60进制计数器，数据选择器等模块。4、创建顶层GDF文档，并将各模块连接。5、根据题目要求，以及第一步所选模式，并查表，定义引脚。6、编译并下载到目标芯片中。7、利用实验箱验证所设计的数字钟功能。五数据处理及实验结果表示：实验HDL描述：Moduleclock（m,c,clk,secl,secO,minl,minO,houl,houO,mclk,hclk,alarmled,ring,rclk,sclk）;inputclk,mclk,hclk,rclk,sclk,m,c;outputalarmled,ring;output

22、3:0secl,minl,houl,secO,minO,houO;reg5:0sec,min,hou,cmin,chou,amin,ahou,alcount;regcs,cm;regtmode,alarm,alarmled;wire5:0osec,omin,ohou;initialbeginmin=0;hou=0;sec=0;cs=0;cm=0;cmin=0;chou=0;amin=0;ahou=0;tmode=0;alarm=0;alarmled=0;endalways(posedgeclk)begin/60salarmif(alarmled&alcount!=60)alcount二alco

23、unt+1;elsealcount=0;if(tmode)begin/checksetmin=cmin;hou=chou;endif(sec!=59)begin/seccountsec=sec+1;endelsebeginsec=0;cs=1;endif(cs)begin/mincountcs=0;min=min+1;if(min=60)begincm=1;min=0;endendif(cm)begin/hourcountcm=0;hou二hou+1;if(hou=23)hou=0;endif(min二二amin&hou=ahou)alarmled=1;if(alcount二=59)alarm

24、led=0;endassignring=(alarmled&alcount!=60)?rclk:0;always(posedgemclk)/minsetif(tmode)/checkif(cmin=59)cmin=0;elsecmin二cmin+1;always(posedgemclk)/alarmif(alarm)if(amin=59)amin=0;elseamin二amin+1;always(posedgehclk)/hoursetif(tmode)/checkif(chou=23)chou=0;elsechou二chou+1;always(posedgehclk)/houralarmif

25、(alarm)/alarmif(ahou=23)ahou=0;elseahou二ahou+1;always(posedgeclk)case(m,c)2b00:begintmode=0;alarm=0;end/count2bl0:tmode=1;/check2b01:alarm=l;/alarmendcaseassignomin=(tmode)?cmin:(alarm)?amin:min;assignohou=(tmode)?chou:(alarm)?ahou:hou;assignseel二sec/10;assignsec0=sec%10;assignmin1=omin/10;assignmin

26、0=omin%10;assignhou1=ohou/10;assignhou0=ohou%10;endmodule引脚锁定图:Lumicninants:rrocAssincXoosWiridowPrejeetNavlaatorclock.RsvionmerittdKurCompletionReportFlowSummwp护dIclock-v|IAllITimingIFilesD&gionUnitsFlow:jcompilationl-l-nformation3huijtj2hou03houlLrnlnlOPIN_113PIN114*00YesyQuartusIIC:/DocuentsandSe

27、ttings/Ad*inistrator/桌面/clock/clock-clock-AssigimentEditorFileEditViewFrojectAssignmentsProcessingToolsWindowHelp1倉Hierarchy固Files.ij?DesignUnibTasks*xFlow:|Compilation|SXclock範clock,v*CompilationReport-FlowSummary8FilesElCateaorv-ocations刁All|&Timing|#LogicOptionsProjectNavigator:luartusIIC:/Docuen

28、tandSettings/AdMinistrator/桌面/clock/clock-clock-AssigimentEditorFileEditViewFrojectAssignmentsProcessingToolsWindowHelpProjectNavigator=FilesL律|c“ck.v|毬clock,vgThiscellspecifieswhetherornottheassignmentisprocessedbytheCompiler.ElCategory:Locations3All|TimingILogicOptionsTpeMemmagE閒蚩兰寺区InformmcromAss

29、ignmentEditorCiQSS山普IQe|师3滋PgegF-&妙&TaskE，YElCompileDesigjiAnalymis&SwithesizV-Fi+ter(FlaceftRouteJ.AssemblerGenerateprogrammingfiles.7-TimeQuestTimingAn：alysis)!EDAWetlistWriterFrograiriDevice(OpenFrogiairimer)CompilationReport-FlowSummary爭HI函ToLocationEnabled16PIN80Yes17min02PIN112Yes18Cmin03PIN113Yes19minl2PIN118Yes22minl3PIN126Yes23畛rdkPIN150Yes24CoringPIN164Y