基于-CPLD高速时钟电路论文

1、-. z 本文由囩惔風輕奉献 doc文档可能在WAP端浏览体验不佳。建议您优先选择T*T，或下载源文件到本机查看。 工程大学本科生毕业论文 第1章 绪论 本章介绍了论文的研究背景、目的和意义，并对国外频率合成技术的 开展和动向做了简要综述，最后介绍了本论文的研究容安排。 1.1 研究背景及意义 随着信号处理技术的飞速开展，高速信号处理已逐渐成为了信号处理领 域的研究热点。而作为高速信号处理系统中的一个重要组成局部，时钟源(频 通信、 测试仪器等电子系统实现高性能指标的关键。 因此， 率源)已成为雷达、 如何设计出一个高效、高稳定性的时钟子系统成为一个头等重要的问题1。 该课题主要针对高速信号处

2、理领域中，系统所需的高性能稳定的高速时 钟电路的设计进展研究。在不同的系统中，根据系统设计指标的要求不同， 时钟电路所提供的时钟频率也不同。 对现代无线通信来说，将晶体振荡器的高频率稳定性与 LC 振荡器的宽 可调性结合起来的方法是必要的。在频率合成中我们找到了这两种性能。频 率合成是从一个单一频率的低频晶体振荡器中产生多种特别准确频率的一种 方法。在大多数接收机、发射机、收发报机和测试设备中，频率合成是产生 各种频率的主要技术。到目前为止，最普遍的频率合成方法是利用锁相环技 术PLL2。ADF4360-7 是 ADI 公司 2004 年推出的一款低功耗的 PLL 芯 片，具有很宽的工作频带，

3、输出频率围为 3501800MHz，且其部集成了 VCO，由外部电感值设定不同的工作频段，方便了锁相环路的设计。 本工程利用 CPLD 为高速时钟电路提供可编程配置，控制 PLL 芯片 ADF4360-7，使高速时钟电路具有较宽的时钟输出频率围。 1.2 频率合成技术的研究现状 频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着 通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的开展，对 频率合成器提出了越来越高的要求。频率合成技术是将一个或多个高稳定、 1 工程大学本科生毕业论文 高准确度的标准频率经过一定变换，产生同样高稳定度和准确度的大量离散 频率的技术。频率合成理论

4、自 20 世纪 30 年代提出以来，已取得了迅速的发 展，逐渐形成了目前的 4 种技术：直接频率合成技术、锁相频率合成技术、 直接数字式频率合成技术和混合式频率合成技术。 直接式频率合成器是最先出现的一种合成器类型的频率信号源。这种频率合 成器原理简单，易于实现。直接模拟式频率合成器是由一个高稳定、高纯度 的晶体参考频率源，通过倍频器、分频器、混频器，对频率进展加、减、乘、 除运算，得到各种所需频率。直接合成法的优点是频率转换时间短，并能产 生任意小的频率增量。但用这种方法合成的频率围将受到限制。更重要的 是，直接模拟式频率合成器不能实现单片集成，而且输出端的谐波、噪声及 寄生频率难以抑制。因

5、此，直接模拟式频率合成器已逐渐被锁相式频率合成 器、直接数字式频率合成器取代。 锁相式频率合成器是采用锁相环PLL进展频率合成的一种频率合成 器。 它是目前频率合成器的主流， 可分为整数频率合成器和分数频率合成器。 在压控振荡器与鉴相器之间的锁相环反应回路上增加整数分频器，就形成了 一个整数频率合成器。通过改变分频系数，压控振荡器就可以产生不同频率 的输出信号，其频率是参考信号频率的整数倍，因此称为整数频率合成器。 输出信号之间的最小频率间隔等于参考信号的频率，而这一点也正是整数频 率合成器的局限所在。 由于单环 PLL 频率合成器难于同时满足合成器在频带 宽度、频率分辨率和频率转换时间等多方

6、面的性能要求，因此，现代通信与 电子设备中采用多环 PLL 频率合成器、 吞除脉冲式锁相环频率合成器或锁相 环分数频率合成器。在多环频率合成器中，使用多个锁相环路。如在三环锁 相频率合成器中，高位环提供频率间隔较大的较高频率输出，低位环提供频 率间隔较小的较低频率输出，加法环将前两局部加起来，从而获得既有较高 的工作频率，频率分辨率也很高，又能快速转换频率的合成信号输出。在实 际应用中，特别是在超高频工作情况下，为获得较大围的频率选择较多 的频率数和较小的步进频率，多采用吞除脉冲式锁相环频率合成器。 2 工程大学本科生毕业论文 直接数字频率合成DDS技术是 20 世纪 80 年代末，随着数字集

7、成电 路和微电子技术的开展出现的一种新的数字频率合成技术，它从相位量化的 概念出发进展频率合成。DDS 技术与传统的频率合成技术相比，具有频率分 辨率高、相位噪声小、稳定度高、易于调整及控制灵活等优点。尽管 DDS 技术有很多优点， 但它也并不十分完美。 其主要缺乏是合成信号的频率较低、 频谱不纯。 PLL 技术具有高频率、 宽带、 频谱质量好等优点， 但其频率转换速度低。 DDS 技术则具有高速频率转换能力、高度的频率和相位分辨能力，但目前尚不能 做到宽带，频谱纯度也不如 PLL。混合式频率合成技术利用这两种技术各自 的优点，将两者结合起来，其根本思想是利用 DDS 的高分辨率来解决 PLL

8、 中频率分辨率和频率转换时间的矛盾。通常有 DDS 鼓励 PLL 和 DDS 附加 PLL 两种根本方案。在 DDS 鼓励 PLL 方案中，使 DDS 在*个频率附近产生 精细的频率步进， 并且 DDS 的输出作为 PLL 的标准输入信号， 同时将 PLL 设计成倍频环， DDS 产生的信号倍频到所需的频率围。 将 通过采用高的 鉴相频率DDS 的输出频率来提高 PLL 的转换速度，并利用 DDS 的高分 辨率来保证小频率间隔。 DDS 附加 PLL 方案是在环路中插入混频器，使 DDS 和 PLL 的输出相加，为了使 PLL 具有很小的频率转换时间，PLL 可采用高 鉴相频率，而 DDS 小

9、的频率间隔则可保证输出频率的精细变化。 早期的频率合成器主要由分立元器件来实现。80 年代以来，微电子技术 和计算机技术的飞速开展，使得频率合成器趋于全集成化，所有电路都集成 在一块芯片上。频率合成器的开展趋势是频率更高、系统功能更强、制作工 艺更先进、集成度更高、本钱更低、系列品种更加完善。双环或多环锁相式 频率合成器、DDS 与锁相式混合的频率合成器已经实现单片集成。频率合成 器已经与通信系统收发信机的射频电路集成在一起，形成了集接收机、发射 机、频率合成器于一体的 SOC 芯片3,4。 3 工程大学本科生毕业论文 1.3 研究容及章节安排 本 设 计 的 主 要 工 作 是 利 用 CP

10、LD 芯 片 EPM240T100 对 PLL 芯 片 ADF4360-7 进展配置，使它输出理想的波形。运用 Altium Designer 6.7 软件 进展电路原理图和 PCB 的设计。运用 VHDL 语言，使用 Quartus II 软件对 CPLD 进展编程。最终实现一个高速时钟电路。为到达这一目的，本设计主 要完成了以下工作： 锁相式频率合成器工作原理研究； CPLD 芯片 EPM240T100 的使用方法研究， 以及 PLL 芯片 ADF4360-7 的工作原理和操作方法研究； 硬件系统原理设计、硬件开发流程研究； 了解硬件描述语言的特点以及开发流程，学习使用 VHDL 语言为

11、CPLD 编程，掌握 Quartus II 软件的功能以及具体的使用方法； ADF4360-7 配置程序的编写； 软件的仿真和调试、硬件系统调试以及系统的整体调试，系统性能 的测试和分析。 具体章节的容安排如下： 第 1 章 简单介绍了课题的研究背景， 研究目的和意义， 以及频率合成技 术的兴起和研究现状； 第 2 章 介绍了锁相式频率合成技术的原理以及 PLL 芯片 ADF4360-7 的 工作原理和使用方法； 第 3 章 介绍了基于 CPLD 的高速时钟电路的系统整体方案以及各个硬件 模块设计方案的提出和修正，各个主要模块核心器件的选择以及硬件设计方 法； 第 4 章 介绍了硬件描述语言

12、HDL 的概念以及开展，介绍了目前应用最 广泛的两种硬件描述语言 VHDL 和 Verilog HDL 的特点，并且对二者的优势 和劣势进展了比照。介绍了基于 CPLD 的高速时钟电路软件设计的具体流程 以及操作方法； 第 5 章 分别对系统的软硬件局部进展了调试， 调试无误后进展了系统的 4 工程大学本科生毕业论文 整体调试。对系统的输出信号进展了测试，并且对其进展分析。 5 工程大学本科生毕业论文 第2章 锁相式频率合成技术及ADF4360-7 频率合成局部是高速时钟电路系统中的关键，本章主要介绍了锁相式频 率合成技术的原理，并且介绍了一款典型的 PLL 芯片 ADF4360-7 的工作原

13、 理。 2.1 锁相式频率合成技术 锁相技术是一种相位负反应技术，它是通过比拟参考振荡的输出信号与 VCO(压控振荡器)输出信号分频后的相位。取出与这两个信号的相位差成正 比的电压作为误差电压来控制 VCO 的频率，到达使其与输入信号频率相等 的目的。其中，鉴相器比拟两输入信号的相位，将差值转换成电压输出。低 通滤波器滤除鉴相器输出电压中的高频成分和噪声，取出平均分量去控制 VCO 的频率。VCO 是频率受电压控制的振荡器，理想的频率受控特性应为 线性的。它的输出分频后送到鉴相器的已输入端，提供负反应。 图 2.1 是锁相式整数频率合成器的原理框图。 fR fr fV 图 2.1 锁相式整数频

14、率合成器原理框图 Ve fo 图 2.1 中， VCO 的输出端和鉴相器的输入端之间的反应回路中参加了 在 一个 N 的可变分频器。高稳定度的参考振荡器信号 f R 经 R 次分频后，得 到频率为 f r 的参考脉冲信号。同时，压控振荡器的输出经 N 次分频后，得到 频率为 fV 的脉冲信号，两个脉冲信号在鉴频鉴相器进展频率或相位比拟。当 环路处于锁定状态时，输出信号频率： f o = NfV = Nf r f o 的目的。其输出频率点间隔 f = f r 。 6 (2.1) 显然，只要改变分频比 N，即可实现输出不同频率的 f o ，从而实现由 f r 合成 工程大学本科生毕业论文 由于单环

15、 PLL 频率合成器难于同时满足合成器在频带宽度、 频率分辨率 和频率转换时间等多方面的性能要求，因此，在现代通信与电子设备中采用 多环 PLL 频率合成器、吞除脉冲式锁相环频率合成器或锁相环分数频率合成 器5,6。 在多环频率合成器中， 使用多个锁相环路。 如在三环锁相频率合成器中， 高位环提供频率间隔较大的较高频率输出，低位环提供频率间隔较小的较低 频率输出，加法环将前两局部加起来，从而获得既有较高的工作频率，频率 分辨率也很高，又能快速转换频率的合成信号输出。 在实际应用中，特别是在超高频工作情况下，为获得较大围的频率选 择较多的频率数和较小的步进频率，多采用吞除脉冲式锁相环频率合成 器

16、，如图 2.2 所示。其实现方法为，在 M 分频器与压控振荡器之间插入高速 双模前置分频器 P 与 P+1 和吞除脉冲计数器 A，最终得到总频计数 分频比： N = A( P + 1) + P ( M A) = PM + A (2.2) 输出信号频率为： f o = ( PM + A) f r 可见，频率围扩展了 P 倍，而频率间隔仍然保持为较小的 f r 。 吞除脉冲锁相式整数环频率合成器是一种在通信、雷达等领域中得到广 泛应用的器件，它的最大特点是频率间隔小、工作频率高。 锁相式分数频率合成器的输出信号频率不必是参考信号频率的整数倍，可以 是参考信号频率的小数倍。如果参考电压用 f r 表

17、示，输出电压用 f o 表示，那 么输出信号和参考信号的关系可以表示为： fo = N + K / M fr (2.4) (2.3) 其中， 和 M 为整数，0 K M ， M 决定了小数频率合成器的精度。 K 而 小数频率合成器输出信号的最小频率间隔即输出频率精度由参考信号频率和 小数频率合成器的分辨位数决定。由此可见，小数频率合成器在支持较高频 率的参考信号的同时可以获得很高的输出频率精度。小数频率合成器有多种 7 工程大学本科生毕业论文 实现方式，其中 小数频率合成器是最成功的实现方式3。 fR fr fV Ve fo 图 2.2 吞除脉冲式锁相环频率合成器 2.2 PLL 芯片 ADF

18、4360-7 ADF4360-7 是个集成的整数-N 合成器和压控振荡器(VCO)。它的中心频 率由外置电感决定。这允许频率围从 350MHz 到 1800MHz。另外还有一个 二分频可选择，这样使用者可以得到 175MHz900MHz 的 RF 输出。 ADF4360-7 对所有芯片上的存放器的控制使用一个简单的 3 线控制。它工作 电压在 3.0V 到 3.6V 之间，在不使用的时候也能关断。芯片的主要特征为： 超宽的频率输出围；3.03.6V 的电源电压；可编程双模分频器；可编程电 荷泵 CP 模拟和数字相位锁定检测等。 ； 该芯片适用于无线手持设备(DECT， GSM，PCS，DCS，

19、WCDMA)、测试设备、无线 LNAs 等。 它的工作原理如图 2.3 所示。 该芯片主要由低噪声数字鉴相器，准确电荷泵，可编程参考分频器，可 编程 A、B 计数器及双模前置分频器(PP+1)等部件组成。数字鉴相器用来 对 R 计数器和 N 计数器的输出相位进展比拟， 然后输出一个与二者相位误差 成比例的误差电压。鉴相器部还有一个可编程延迟单元，用来控制翻转脉 冲的宽度，这个翻转脉冲保证鉴相器的传递函数没有死区，因此，降低了相 位噪声和参考杂散。准确电荷泵采用可编程电流设置完成输出。可编程参考 分频器实际上是一个 14b 的 R 计数器， t 主要完成对外部恒温晶振进展分频， 分频比的围是 1

20、16383，从而得到参考频率。可编程 A、B 计数器及双模 8 工程大学本科生毕业论文 前置分频器(PP+1)共同完成主分频比 N(N=BP+A)，双模前置分频器(P P+1)也是可编程的，P 的取值有几种模式：89，1617，3233，6465。 芯片通电后，锁存器的输入顺序是这样的：1，R 计数锁存器；2，控制锁存 器；3，N 计数锁存器。控制锁存器和 N 计数锁存器之间需要有时间间隔， 使 ADF4360 在最初设置时有短暂过渡2。 图 2.3 ADF4360-7 工作原理 在本设计中，CPLD 通过三线接口控制芯片存放器。ADF4360-7 的控制时序 如图 2.4 所示。其中， t1

21、 、 t7 不小于 20ns， t2、t3、t6 不小于 10ns， t4、t5 不小 于 25ns。 在每个时钟信号(CLK)的上升沿将数据锁存人移位存放器； 并在 LE(加载 使能信号)的上升沿将数据转移到相应的锁存器)，使频率合成器芯片完成对 参考频率的 R 分频和对 VCO 输出频率的 N 分频。将这两个分频后的信号进 9 工程大学本科生毕业论文 行相位比拟，然后产生一个与二者的相位差成比例的线性电压。从电荷泵输 出端口 CP 输出，经过三阶环路滤波器滤掉高频干扰信号后，得到一稳定电 压来控制 VCO 的输出频率，使最终的信号频率锁定在*个频点上7。 图 2.4 ADF4360-7 控

22、制时序 ADF4360 系列的数字局部包括了 24 位的输入移位存放器，14 位的 R 计 数器和一个由 5 位 A 计数器和 13 位 B 计数器组成的 18 位的 N 计数器(此处 的 R、N 计数器与前面提到的 R、N 计数锁存器不同，此处 R 计数器 14 位， N 计数器 18 位，而 R、N 计数锁存器都是 24 位，且 R、N 计数锁存器仅用 在初始化和输入信号发生变化时)。外部参考频率经过可编程的 14 位 R 计数 器分频，得到鉴频鉴相器(PFD)所需的参考时钟，分频比的围是 116 383。 可编程 A、 计数器与双模前置分频器(P/P+1)(双模前置分频器的分频数由换 B

23、 模信号控制， 可以在 P 与 P+l 之间切换， 其取值有四种模式： 16/17， 8/9， 32/33， 64/65)共同完成主分频比 N(N=BP+A)(B 为二进制的 13 位计数器的预分频比 38 191，A 为二进制的 5 位吞脉冲计数器的预分频比 031)。 R 和 N 计数器分频后的信号输入鉴频鉴相器(PFD)，并产生一个与它们 的相位差成比例的输出。图 2.5 是一个简化的原理图。可见 PFD 还包括了一 个可编程延迟单元，用来控制反脉冲的宽度(由 R 计数锁存器中的 DB17 和 DB16 两个字节控制)。这个脉冲确保了 PFD 的传递函数没有盲区，因此降低 了相位噪声和参

24、考边频。 压控振荡器 VCO 是输出信号频率随输入信号控制电压变化的振荡器。 10 工程大学本科生毕业论文 ADF4360 系列的 VCO 核用了相互重叠的 8 个带宽， 使其在没有高的 VCO 灵 敏度、相噪和杂散较低的情况下可以覆盖一个较宽的频率围。VCO 核心的 工作电流可在四档中编程选择：5 mA，10 mA，15 mA 和 20 mA。这个由控 制锁存器中的 PC1 字节和 PC2 字节控制。通过外接适宜的电感 LE*T (两个完 全一样的电感接在 L1 和 L2 端口)，在接通电源时或者任何情况下 N 计数锁 存器被更新时，频带选择逻辑就会自动选择 VCO 工作的正确频带。 图 2

25、.5 PFD 简易原理图和时序图(锁定时) 由于 ADF4360-7 输出的中心频率由外部电感设置， 他们之间的对应关系 可由下面公式得出： Fo = 1/2 6.2 pF (0.9nH + LE*T )1/ 2 (2.5) 其中 Fo 是输出的中心频率， LE*T 是外部电感值8-12。 2.3 本章小结 本章介绍了锁相式频率合成技术的分类以及各分类的工作原理，重点介 绍了 ADI 公司的 PLL 芯片 ADF4360-7 的工作原理，为高速时钟电路硬件的 设计工作做了铺垫。 11 工程大学本科生毕业论文 第3章 基于CPLD的高速时钟电路硬件电路设计 硬件是高速时钟电路的主体，只有硬件电路

26、设计得当，软件才有发挥作 用的平台。因此，无论是设计方案选取，还是各个器件的选取，都至关重要。 而 PCB 的设计也对硬件系统的性能有很大的影响。 3.1 设计方案设想及技术指标 整体设计方案设想 系统整体方案的框图如图 3.1 所示，高速时钟电路主要由频率合成器和 主控芯片组成，利用主控芯片控制频率合成器输出理想的频率，然后将高速 时钟信号输出到 SMA 接口上，可使用频谱分析仪观察输出信号是否正确。 拨码开关可控制 CPLD 是否发送控制字，进而控制高速时钟电路是否工作。 发光二极管可起指示作用，方便调试。 图 3.1 系统整体方案框图 系统设计指标 高速时钟电路时钟输出频率围至少在 40

27、0MHz1.5GHz； 输出功率围：-14dBm-6dBm； 12 工程大学本科生毕业论文 3.2 频率合成局部的实现 频率合成局部可采用分立元件设计频率合成器，也可以直接使用集成芯 片。 由于本设计输出频率要求较高，用分立元件很难实现，另外使用分立元 件还会增大电路板面积，硬件调试也比拟复杂，所以选择使用集成芯片来完 成频率合成局部的工作。 目前常用的频率合成芯片有 DDS 和 PLL 芯片两种。 DDS 具有高速频率转换能力、高度的频率和相位分辨能力，但目前尚 不能做到宽带，频谱纯度也不如 PLL13。 PLL 技术具有高频率、宽带、频谱质量好等优点，但其频率转换速度低 3 。 由于本设计

28、要求有较高的输出频率，而对频率转换的速度，以及频率和 相位的分辨能力等要求不高，所以选用 PLL 芯片做频率合成器。 本设计要求输出频率至少为 400MHz1.5GHz，而 ADI 公司的 PLL 芯片 ADF4360-7 的输出频率围为 350MHz1.8GHz14，满足本设计的要求，所 以选择了这款芯片。ADF4360-7 的工作原理见第二章。 时钟电路局部的原理图如图 3.2 所示。 3.3 主控芯片的选取 本设计中，主控芯片有单片机、DSP 以及 CPLD/FPGA 几种类型可供选 使用单片机作为主控芯片 单片机具有价格廉价、硬件电路简单、软件编程容易上手等优点，是很 多系统的首选控制

29、芯片。不过单片机处理速度不高，部资源有限，这也限 制了它在很多场合的应用。 13 工程大学本科生毕业论文 图 3.2 时钟电路原理图 使用 DSP 作为主控芯片 数字信号处理器 DSPDigital Signal Processor具有强大的运算功能和 快速的处理能力。DSP 主要用于数字信号处理领域，非常适合高密度，重复 运算及大数据容量的信号处理。但是 DSP 价格高昂，而且软、硬件设计都比 较复杂。 3.3.3 使用 CPLD/FPGA 作为主控芯片 CPLD/FPGA 部具有大量组成数字电路的最小单元门电路，而这 些门电路并没有固定怎样连接，门电路的连接可通过编程的方法加以设计， 同时

30、输入/输出脚的连接可自己设置，故这种电路给我们带来了极大的方便 15,16 。 单片机处理速度不高，而 DSP 价格过高，而且两者都是通过串行执行指 令来实现特定功能，实时性不够好，而 FPGA/ CPLD 则可实现硬件上的并行 工作，实时性更好，更适合用来控制高速时钟电路;另一方面，虽然 FPGA/CPLD 器件在功能开发上是软件实现的，但物理机制却和纯硬件电路 14 工程大学本科生毕业论文 一样，十分可靠。所以本设计最终选择使用 CPLD/FPGA 作为主控芯片。 根据技术指标的要求，本设计中 CPLD/FPGA 选择了 ALTERA 公司的 MA*II 系列 CPLD 芯片 EPM240

31、T100。 3.4 电源模块 CPLD 芯片 EPM240T100 和 PLL 芯片 ADF360-7 都不能在 5V 电压下工 作，都需要 3.3V 的工作电源电压，本设计采用电源芯片 LT1764 为 CPLD 和 ADF4360-7 将 5V 电压转换成 3.3V。电源电路原理图如图 3.3 所示。 图 3.3 电源电路 3.5 本章小结 本章介绍了本设计中各个模块方案以及具体器件的选取，以及各主要模 块的硬件设计方法，提出了系统的硬件工作方案。为软件局部的顺利进展打 下了根底。 15 工程大学本科生毕业论文 第4章 基于CPLD的高速时钟电路软件设计 硬件设计完成后，便可以开展软件的设

32、计了。软件可以说是本系统的大 脑，如果软件设计不合理，硬件局部做得再好也难以得到充分的发挥。不过 在开场软件设计之前，首先要对 CPLD 编程所需的硬件描述语言 HDL 有所 了解。 4.1 硬件描述语言 HDL 硬件描述语言简介 硬件描述语言 HDL 是一种用形式化方法描述数字电路和系统的语言。 利 用这种语言，数字电路系统的设计可以从上层到下层从抽象到具体逐层 描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。 然后，利用电子设计自动化EDA工具，逐层进展仿真验证，再把其中需 要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下 去， 再用专用集成电路 ASI

33、C 或现场可编程门阵列 FPGA 自动布局布线工具， 把网表转换为要实现的具体电路布线构造。 目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目 前在美国硅谷约有 90%以上的 ASIC 和 FPGA 采用硬件描述语言进展设计。 硬件描述语言 HDL 的开展至今已有 20 多年的历史，并成功地应用于设 计的各个阶段：建模、仿真、验证和综合等。到 20 世纪 80 年代，已出现了 上百种硬件描述语言， 对设计自动化曾起到了极大的促进和推动作用。 但是， 这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所 适从。因此，急需一种面向设计的多领域、多层

34、次并得到普遍认同的标准硬 件描述语言。 世纪 80 年代后期， 20 VHDL 和 Verilog HDL 语言适应了这种趋 势的要求，先后成为 IEEE 标准。目前最主要的硬件描述语言是 VHDL 和 Verilog HDL。 VHDL 开展的较早，语法严格，而 Verilog HDL 是在 C 语言 的根底上开展起来的一种硬件描述语言,语法较自由。 16 工程大学本科生毕业论文 现在，随着系统级 FPGA 以及系统芯片的出现，软硬件协调设计和系统 设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软 件设计结合。硬件描述语言为适应新的情况，迅速开展，出现了很多新的硬 件描述语

35、言，像 Superlog、SystemC、Cynlib C+等等，但应用都不广泛17。 4.1.2 Verilog HDL 与 VHDL 1、Verilog HDL 简介 Verilog HDL 是一种硬件描述语言， 用于从算法级、 门级到开关级的多种 抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简 单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在一样 描述中显式地进展时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流 特性、设计的构造组成以及包含响应监控和设计验证方面的时延和波形产生 机制。所有这些都使用同一种建模语言。此

36、外，Verilog HDL 语言提供了编程 语言接口，通过该接口可以在模拟、验证期间从设计外部设计，包括模 拟的具体控制和运行。 Verilog HDL 语言不仅定义了语法， 而且对每个语法构造都定义了清晰的 模拟、仿真语义。因此，用这种语言编写的模型能够使用 Verilog 仿真器进展 验证。语言从 C 编程语言中继承了多种操作符和构造。Verilog HDL 提供了 扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL 语言的核 心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整 的硬件描述语言足以对从最复杂的芯片到完整的电子系统进展描述。 Verilo

37、g HDL 语言最初是于 1983 年由 Gateway Design Automation 公司为 其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的 模拟、仿真器产品的广泛使用，Verilog HDL 作为一种便于使用且实用的语 言逐渐为众多设计者所承受。在一次努力增加语言普及性的活动中，Verilog HDL 语言于 1990 年被推向公众领域。 Open Verilog International OVI是 促进 Verilog 开展的国际性组织。1992 年， OVI 决定致力于推广 Verilog OVI 17 工程大学本科生毕业论文 标准成为 IEEE 标准。这一

38、努力最后获得成功，Verilog 语言于 1995 年成为 IEEE 标准，称为 IEEE Std 13641995。 下面列出的是 Verilog 硬件描述语言的特点： 根本逻辑门，例如 and、or 和 nand 等都置在语言中。 用户定义原语UDP创立的灵活性。用户定义的原语既可以是组合 逻辑原语，也可以是时序逻辑原语。 开关级根本构造模型，例如 pmos 和 nmos 等也被置在语言中。 提供显式语言构造指定设计中的端口到端口的时延及路径时延和设 计的时序检查。 可采用三种不同方式或混合方式对设计建模。 这些方式包括： 行为描 述方式使用过程化构造建模；数据流方式使用连续赋值语句方式建

39、 模；构造化方式使用门和模块实例语句描述建模。 Verilog HDL 中有两类数据类型：线网数据类型和存放器数据类型。 线网类型表示构件间的物理连线，而存放器类型表示抽象的数据存储元 件。 能够描述层次设计，可使用模块实例构造描述任何层次。 设计的规模可以是任意的；语言不对设计的规模大小施加任何限 制。 Verilog HDL 不再是*些公司的专有语言而是 IEEE 标准。 人和机器都可阅读 Verilog 语言，因此它可作为 EDA 的工具和设计 者之间的交互语言。 Verilog HDL 语言的描述能力能够通过使用编程语言接口 PLI 机制 进一步扩展。PLI 是允许外部函数 Veril

40、og 模块信息、允许设计者 与模拟器交互的例程集合。 设计能够在多个层次上加以描述，从开关级、门级、存放器传送级 RTL到算法级，包括进程和队列级。 能够使用置开关级原语在开关级对设计完整建模。 18 工程大学本科生毕业论文 同一语言可用于生成模拟鼓励和指定测试的验证约束条件， 例如输入 值的指定。 Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计 的值能够被监控和显示。这些值也能够用于与期望值比拟，在不匹配的 情况下，打印报告消息。 在行为级描述中，Verilog HDL 不仅能够在 RTL 级上进展设计描述， 而且能够在体系构造级描述及其算法级行为上进展设计描述。

41、能够使用门和模块实例化语句在构造级进展构造描述。 Verilog HDL 的混合方式建模能力，即在一个设计中每个模块均可以 在不同设计层次上建模。 Verilog HDL 还具有置逻辑函数，例如&按位与和|按位或 。 对高级编程语言构造，例如条件语句、情况语句和循环语句，语言中 都可以使用。 可以显式地对并发和定时进展建模。 提供强有力的文件读写能力。 语言在特定情况下是非确定性的， 即在不同的模拟器上模型可以产生 不同的结果18,19。 2、VHDL 简介 VHDL 的 英 文 全 名 是 Very-High-Speed Integrated Circuit HardwareDescript

42、ion Language,诞生于 1982 年。 1987 年底， VHDL 被 IEEE 和 美国国防部确认为标准硬件描述语言 。自 IEEE 公布了 VHDL 的标准版本， IEEE-1076简称 87 版)之后，各 EDA 公司相继推出了自己的 VHDL 设计环 境， 或宣布自己的设计工具可以和 VHDL 接口。 此后 VHDL 在电子设计领域 得到了广泛的承受，并逐步取代了原有的非标准的硬件描述语言。1993 年， IEEE 对 VHDL 进展了修订， 从更高的抽象层次和系统描述能力上扩展 VHDL 的容，公布了新版本的 VHDL，即 IEEE 标准的 1076-1993 版本， 简称

43、 93 版 。现在，VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述语言，又得到 19 工程大学本科生毕业论文 众多 EDA 公司的支持， 在电子工程领域， 已成为事实上的通用硬件描述语言。 有专家认为，在新的世纪中，VHDL 与 Verilog 语言将承当起大局部的数字系 统设计任务。 VHDL 主要用于描述数字系统的构造、行为、功能和接口。除了含有许 多具有硬件特征的语句外，VHDL 的语言形式和描述风格与句法是十分类似 于一般的计算机高级语言。VHDL 的程序构造特点是将一项工程设计，或称 设计实体可以是一个元件，一个电路模块或一个系统分成外部或称可 视局部,即端口)和部

44、或称不可视局部 ，既涉及实体的部功能和算法完 成局部。在对一个设计实体定义了外部界面后，一旦其部开发完成后，其 他的设计就可以直接调用这个实体。这种将设计实体分成外局部的概念是 VHDL 系统设计的根本点。应用 VHDL 进展工程设计的优点是多方面的。 下面是 VHDL 语言的特点： 与其它的硬件描述语言相比，VHDL，具有更强的行为描述能力，从 而决定了它成为系统设计领域最正确的硬件描述语言。强大的行为描述能 力是避开具体的器件构造，从逻辑行为上描述和设计大规模电子系统的 重要保证。 就目前流行的 EDA 工具和 VHDL 综合器而言， 将基于抽象 的行为描述风格的 VHDL 程序综合成为具

45、体的 FPGA 和 CPLD 等目 标器件的网表文件已不成问题，只是在综合与优化效率上略有差异。 VHDL 最初是作为一种仿真标准格式出现的，因此 VHDL 既是一种 硬件电路描述和设计语言，也是一种标准的网表格式，还是一种仿真语 言，其丰富的仿真语句和库函数，使得在任何大系统的设计早期即尚 未完成 ，就能用于查验设计系统的功能可行性，随时可对设计进展仿真 模拟。即在远离门级的高层次上进展模拟，使设计者对整个工程设计的 构造和功能的可行性作出决策。 VHDL 语句的行为描述能力和程序构造决定了它具有支持大规模设 计的分解和已有设计的再利用功能，符合市场所需求的，大规模系统高 效、高速的完成必须

46、由多人甚至多个开发组共同并行工作才能实现的特 20 工程大学本科生毕业论文 点。VHDL 中设计实体的概念、程序包的概念、设计库的概念为设计的 分解和并行工作提供了有力的支持。 对于用 VHDL 完成的一个确定的设计，可以利用 EDA 工具进展逻 辑综合和优化，并自动地把 VHDL 描述设计转变成门级网表。这种方 式突破了门级设计的瓶颈，极减少了电路设计的时间和可能发生的 错误，降低了开发本钱。应用 EDA 工具的逻辑优化功能，可以自动地 把一个综合后的设计变成一个更高效、更高速的电路系统。反过来，设 计者还可以容易地从综合和优化后的电路获得设计信息，反回去更新修 改 VHDL 设计描述，使之

47、更为完善。 VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的构造， 也不必管最终设计实现的目标器件是什么，而进展独立的设计。正因为 VHDL 的硬件描述与具体的工艺技术和硬件构造无关， VHDL 设计程序 的硬件实现目标器件有广阔的选择围，其中包括各系列的 CPLD 、 FPGA 及各种门阵列实现目标。 由于 VHDL 具有类属描述语句和子程序调用等功能，对于已完成的 设计，在不改变源程序的条件下，只需改变端口类属参量或函数，就能 轻易地改变设计的规模和构造19。 3、VHDL 与 Verilog HDL 的比拟 一般的硬件描述语言可以在三个层次上进展电路描述，其层次由高到低 依次可

48、分为行为级、RTL 级和门电路级。具备行为级描述能力的硬件描述语 言是以自顶向下方式设计系统级电子线路的根本保证。而 VHDL 语言的特 点决定了它更适于行为级也包括 RTL 级的描述，难怪有人将它称为行 为描述语言。Verilog 属于 RTL 级硬件描述语言，通常只适于 RTL 级和更 低层次的门电路级的描述。由于任何一种语言源程序，最终都要转换成门电 路级才能被布线器或适配器所承受， 因此 VHDL 语言源程序的综合通常要经 过行为级RTL 级门电路级的转化， Verilog 语言源程序的综合过程要稍 而 简单，即经过 RTL 级门电路级的转化。与 Verilog 相比，VHDL 语言是

49、一 21 工程大学本科生毕业论文 种高级描述语言，适用于电路高级建模，比拟适合于 FPGA/CPLD 目标器件 的设计，或间接方式的 ASIC 设计。随着 VHDL 综合器的进步，综合的效率 和效果将越来越好。Verilog 语言则是一种较低级的描述语言，更适用于描述 门级电路， 易于控制电路资源， 因此更适合于直接的大规模集成电路或 ASIC 设计。显然 VHDL 和 Verilog 主要的区别在于逻辑表达的描述级别。VHDL 虽然也可以直接描述门电路，但这方面的能力却不如 Verilog 语言；反之， Verilog 在高级描述方面不如 VHDL。 Verilog 语言的描述风格接近于电路

50、原理 图，从*种意义上说，它是电路原理图的高级文本表示方式。VHDL 语言适 于描述电路的行为，然后由综合器根据功能行为要求来生成符合要求的 电路网络。 由于 VHDL 和 Verilog 各有所长，市场占有量也相差不多。VHDL 描述 语言层次较高，不易控制底层电路，因而对 VHDL 综合器的综合性能要求较 高。但是当设计者积累一定经历后会发现，每种综合器一般将一定描述风格 的语言综合成确定的电路，只要熟悉根本单元电路的描述风格，综合后的电 路还是易于控制的。VHDL 入门相对稍难，但在熟悉以后，设计效率明显高 于 Verilog，生成的电路性能也与 Verilog 的不相上下。在 VHDL

51、 设计中，综 合器完成的工作量是巨大的，设计者所做的工作就相对减少了；而在 Verilog 设计中，工作量通常比拟大，因为设计者需要搞清楚具体电路构造的细节。 目前，大多数高档 EDA 软件都支持 VHDL 和 Verilog 混合设计，因而 在工程应用中，有些电路模块可以用 VHDL 设计，其它的电路模块则可以用 Verilog 设计， 各取所长， 已成为目前 EDA 应用技术开展的一个重要趋势9-14。 VHDL 和 Verilog HDL 两种语言各有所长，由于搜集到的关于 VHDL 语 言的资料较多，Verilog HDL 方面的资料较少，所以本设计选用 VHDL 语言 为 CPLD

52、编程17-20。 4、VHDL/Verilog HDL 开发流程 用 VHDL/Verilog HDL 语言开发可编程逻辑器件的完整流程为： 1.文本编辑：用任何文本编辑器都可以进展，也可以用专用的 HDL 编辑 22 工程大学本科生毕业论文 环境。通常 VHDL 文件保存为.vhd 文件，Verilog 文件保存为.v 文件； 2.功能仿真：将文件调入 HDL 仿真软件进展功能仿真，检查逻辑功能是 否正确也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后， 进展时序仿真 ； 3.逻辑综合：将源文件调入逻辑综合软件进展综合，即把语言综合成最 简的布尔表达式和信号的连接关系。逻辑综合软件会

53、生成.edfedif的 EDA 工业标准文件； 4.布局布线：将.edf 文件调入 PLD 厂家提供的软件中进展布线，即把设 计好的逻辑安放到 PLD/FPGA ； 5.时序仿真：需要利用在布局布线中获得的准确参数，用仿真软件验证 电路的时序。 也叫后仿真 ； 6.编程下载：确认仿真无误后，将文件下载到芯片中20。 4.2 软件设计 本设计的软件设计使用 Quartus II 软件来完成。 Quartus II 是 ALTERA 公司的第四代可编程逻辑器件开发软件，它提供 了一个完整搞笑的设计环境，非常容易适应具体的设计需求。同时 Quartus II 开发软件提供了易用的设计输入、快速的编译

54、和直接易懂的期间编程。 Quartus II 设计软件通过 PowerFit 适配技术和 LogicLock 增强技术提高了设计 的效率，支持百万门级的设计，并且为第三方工具提供了无缝接口。 软件局部主要是设计一个 ADF4360-7 的配置模块，通过对 R、C、N 三 个存放器写 24bit 控制字完成配置。 23 工程大学本科生毕业论文 图 4.1 Quartus II 编程界面 ADF4360-7 配置 ADF4360 - 7 主要由低噪声数字鉴相器( PD) 、精细电荷泵、可编程参考 分频器 R、可编程 A，B 存放器和一个双模分频器构成。在这里，随模式控 制的上下电平不同，双模分频器

55、采用两个不同的分频模数 P 和 P+ 1，双模分 频器的输出同时驱动两个可编程分频器，它们分别预置在 A 和 B (A B ) ， 并进展减计数， 在除 A 和除 B 分频器未计数到零时， 模式控制电平为高电平， 在输入 A ( P + 1)个周期之后，除 A 存放器计数到零，则模式控制电平变为低 电平，控制 P + 1 分频器的与门使其停顿计数，此时，除 B 存放器还有 B - A 个数，双模分频器的模数变为 P，再经过 P (B -A )个周期，除 B 分频器计数 到零，输出低电平，再将两计数器重新置为 A 和 B，同时将模式控制恢复为 高电平。通过这一完整的周期，合成器的分频比为 N =

56、 ( P + 1) A+ P (B - A ) = PB + A。则双模分频器输出的频率为 f PDF (鉴相频率)，如下式所示2： f o = N f PDF = ( BP + A) f PDF = ( B A) P + A( P + 1) f PDF (4.1) ADF4360 -7 芯片提供 8 /9 或 16 /17 两种计数模式，一般情况下，当输出 24 工程大学本科生毕业论文 频率较高的时候选用 16 /17 计数器,输出频率较低的选用 8 /9 计数器。f o 进展 A 次( P+1)分频和(N-A )次 P 分频，最终输出为： f o = ( BP + A) fi / R (4

57、.2) 在 ADF4360-7 中预置数的围为 38191，A 预置数的围为 031，其分 频比可以通过 A 和 B 存放器的值设定，由 ADF4360-7 的芯片资料可知，在 设置存放器参数时,必需满足 B A 且有 N (P 2 - P) 14。 4.2.2 软件设计流程 1、配置模块的生成 根据该芯片的配置时序以及上述公式，选择参考时钟为 10MHz，最终输 出 200MHz，按公式计算出各个参数后，通过对 R、C、N 三个存放器写 24bit 控制字即可完成配置。由于该系统中 = 10 F ，因此 C 存放器和 N 存放器 之间的时间间隔 T 必须满足 T 10ms 。 首先，新建一个

58、工程，保存后在这个工程里新建一个 VHDL 文件，根据 上述要求并参照 ADF4360-7 的相关资料编写出 ADF4360-7 配置模块的 VHDL 程序。 VHDL 程序编写完成后，生成对应的元件符号。图 4.2 即为生成的 ADF4360-7 的配置模块。 图 4.2 ADF4360-7 配置模块 ADF4360-7 配置模块的程序流程图如图 4.3 所示。 25 工程大学本科生毕业论文 图 4.3 ADF4360-7 配置模块程序流程图 2、图表文件的生成 生成配置模块后，新建一个图表文件，将配置模块放置在图表文件中， 并连接相应的输入、输出端，如图 4.4 所示。 图 4.4 图表文

59、件部连接 26 工程大学本科生毕业论文 3、创立波形文件 图表文件配置完成后，新建一个波形文件，导入相应的输入、输出端， 设定好各个时间参数，配置各个输入端，如图 4.5 所示。 图 4.5 波形文件 假设编译无误，进展仿真后便可以得出仿真的波形结果。具体仿真结果将 在下一章介绍。 4、管脚配置 软件仿真无误后，便可以将各输入、输出端口配置到 CPLD 的实际管脚 上。管脚配置界面如图 4.6 所示。 配置好管脚便可以将程序下载到 CPLD 芯片中了。 图 4.6 引脚配置界面图 27 工程大学本科生毕业论文 4.3 本章小结 本章首先介绍了硬件描述语言，之后对目前最常用的两种硬件描述语言 V

60、HDL 语言和 Verilog HDL 语言的特点进展了分析和比照，了解这些有助于 软件局部的顺利完成。其后介绍了软件局部的设计流程，主要是 ADF4360-7 配置程序的编写。由于时间关系，按键、发光二极管等扩展模块都没有用到。 另外，配置模块发送的数据只能预先设定，不能由外部输入，使得整个系统 使用起来方便性降低。完成了软件设计，便可以进展下一步，开展系统调试 了。 28 工程大学本科生毕业论文 第5章 5.1 硬件调试 系统调试及性能分析 PCB 板制作完成后便对其进展了焊接，因为电源芯片 LT1764 的 PCB 封 装画反了，所以焊接的时候是反过来焊的。焊接完毕便对其进展了测试。 经