IC有源元件与工艺流程课件

1、1第五章IC有源元件与工艺流程 5.1 概述表 5.12IC特别是逻辑IC的类型包括：以双极型硅为基础的ECL技术，PMOS技术，NMOS技术，CMOS技术，双极型硅或锗异质结晶体管加CMOS的BiCMOS技术和GaAs技术。目前，占统治地位的是CMOS技术。单纯采用双极型硅的ECL技术仅在一定场合得到应用，但以硅/锗异质结晶体管（HBT）为元件的ECL电路和BiCMOS电路则异军突起，在高频、高速和大规模集成方面都展现出优势。3各种工艺的两个重要特性是速度和功耗。人们追求的目标是高速和低功耗。速度是用门延迟来表示，门延迟越小表示速度越高。所以工艺开发和电路设计的目标，即高速低功耗就变成向左下

2、角靠近（图5.1）。GaAs潜在速度最高，而CMOS功耗最小。4图5.1 几种IC工艺速度功耗区位图55.2双极性硅工艺 典型的双极性硅工艺：NPN三极管图5.2 典型的剖面图双极性硅工艺优点：高速度、高跨导、低噪声、阈值容易控制。双极性硅的应用：低噪声高灵敏度放大器、微分电路、复接器、振荡器等。6典型的双极集成电路工艺衬底制备 一次氧化隐埋层光刻隐埋层扩散外延淀积热氧化隔离光刻隔离扩散再氧化基区光刻基区扩散再分布及氧化发射区光刻（背面掺金）发射区扩散再分布及氧化接触孔光刻铝淀积反刻铝铝合金淀积钝化层压焊块光刻中测7图5.2（a）绘制了典型的双极型硅晶体管的剖面图。这样的晶体管用5张掩膜就可以

3、加工：1、衬底选择 选用P型衬底，为提高隔离结的击穿电压同时也不使外延层在后续工艺中下推太多，sub选为10.cm，晶向为（111）。82、一次光刻与N+ 隐埋层扩散 杂质选择原则：杂质固溶度大，以使集电极串联电阻降低；高温时在硅中的扩散系数要小，以减小外延时埋层杂质上推到外延层的距离；与硅衬底的晶格匹配好，以减小应力。最理想的隐埋层杂质为As。N+ 隐埋层扩散9 3、外延层淀积 设计参数包括外延层厚度Tepi 和epi 。为了使Cjs、CjC 小，击穿电压BVCBO高，以及在以后的热处理过程中外延层下推的距离小，epi 应选得高一些；为了使集电极串联电阻rCS小及饱和电压VCES 小，又希望

4、epi 低一些。这两者是矛盾的，需加以折衷。 对于TTL电路来说，电源电压VCC=5V，所以对BVCBO的要求不高，但对rCS、VCES的要求高，所以可选epi 0.2.cm，相应的厚度也较小，Tepi= 37m； 对于模拟电路而言，主要考虑工作电压，工作电压越高，epi 也应选得越高，相应Tepi也较大，一般模拟电路的外延层电阻率epi =0.55.cm，厚度Tepi为717m。10外延层淀积114.第二次光刻与P+ 隔离扩散 在硅衬底上形成孤立的外延层岛，实现各元件间的电绝缘。第二次光刻与P+ 隔离扩散12PN结隔离和二氧化硅隔离的比较；隔离方法隔离电容（um2）隔离击穿电压（v)隔离漏电

5、流（uA)其它特点PN结隔离310-4uF6080几muA便于大量生产，不耐辐射二氧化硅隔离310-5uF200几uuA隔离工艺复杂，耐辐射，抗干扰性强135.第三次光刻与P型基区扩散 （此次光刻决定NPN管的基区以及基区扩散电阻的图形）。第三次光刻与P型基区扩散146.第四次光刻与N+ 发射区扩散 包括集电极接触孔光刻与N+ 扩散，以减小欧姆接触电阻。第四次光刻与N+ 发射区扩散157、第五次光刻引线接触孔光刻 引线接触孔光刻 16典型双极型硅晶体管的缺点：1.由于b-e结与基极接触孔之间的型区域形成较大的基区体电阻。2.集电极接触孔下区域导致较大的集电极串联电阻。3.因PN结隔离因而形成较

6、大的集电极寄生电容。175.2双极性硅工艺（续）先进的双极性硅工艺：NPN三极管图5.218高性能晶体管的特点：1.+型多晶硅层用于基极的接触和连接。2.+型多晶硅层用于发射极的接触。3.由于使用了多晶硅层，形成基极和发射极区域时采用了自对准工艺。4.基极的P+低欧姆区域的形成减少了体电阻。5.重掺杂掩埋层用作集电极低欧姆连接，在此之上，一层薄外延层连接于内部集电极，这样可允许大电流通过。6.在掩埋层和集电极金属之间形成N+掺杂区域，从而减小集电极串联电阻。7.氧化区取代PN结形成器件的隔离，寄生电容大大减小。8.器件隔离区域下形成型扩散区，防止了寄生MOS效应。19双极型晶体管的最高速度取决

7、于通过基区到集电极耗尽层的少数载流子的传输速度、主要器件电容例如基区扩散电容和基区集电极耗尽层电容以及寄生电容充放电的电流大小。基区宽度小于100nm时，传输时间小于10ps。超高频硅双极型晶体管的截止频率fT高于40GHz。205.3HBT工艺(自学)由于Si基的NPN型BJT和GaAs基同质结BJT在fT 和fmax并不具有满意的性能。传输频率fT 代表正向增益能力。最大振荡频率fmax 反映晶体管的反馈效应。两者均是在线性状态下定义与测量的，因此适用于高频模拟线性电路的分析。而对于数字信号，大多数晶体管都工作在非线性状态，电路的速度和逻辑电压摆动O不仅决定于跨导gm和反馈效应的频率特性，

8、也决定于gm 的绝对值，开关电流ISW，时间常数L，负载电阻RL，电容CL。这些参数之间有以下的关系：O ISW RL gm L对于确定的gm、O 和RL， ISW随L的减小而增大。增大ISW ，也就增大功耗。因此，希望开发的高速晶体管是增加跨导的绝对值和提高其频率特性。21GaAS基同质结BJT中， GaAs材料空穴的迁移率up（约为250cm2/(v.s)低于硅的up（约为600cm2/(V.s)。这样前者基极的电阻就越高，那么电子从发射极通过基区到集电极的传输时间就越长。但高性能的Al GaAs/ GaAs异质结结构克服了上述缺点使得制造HBT成为可能。典型的Al GaAs/ GaAs

9、HBT剖面图如图5.3（a)。 HBT有源层采用MBE或MOVPE外延技术制作在半绝缘体GaAs衬底上 。22(a) (b)图5.3 GaAs HBT的剖面图(a)和能带结构(b)23工艺流程：1.重掺杂的+GaAs层作为掩埋集电极（）。2.在上部生成一轻掺杂的-层作为内集电区，从而减小基极与集电极的电容，提高击穿电压。3.再向上，一层非常薄的（100GHz的SiGe HBT已成功实现，已经开发出包含fmax 60GHz SiGe HBT和0.25um CMOS器件的SiGe的BiCMOS工艺。另：HBT就有很强的电流驱动能力，因此，这种工艺对于模拟信号的功率放大和门阵列逻辑输出缓冲电路设计具

10、有重大意义。275.4MESFET和HEMT工艺(自学) GaAs工艺：MESFET图5.4 GaAs MESFET的基本器件结构28MESFET的制作与特点：外延一层N型GaAs薄层作为有源层。（LPE，VPE，MBE，离子注入法）外延过程中， Ga、As连同其它选定的杂质原子沉积在半导体GaAs晶圆表面，产生类似于GaAs衬底的晶体结构。外延层的厚度约为0.5um，施主浓度约为1.51017cm-3。在离子注入过程中，掺杂剂直接注入半绝缘体GaAs衬底中，离子能量及工艺时间决定了深度和施主浓度。有源层上面两侧的金属层通常是金锗合金，通过沉积形成，与有源层形成源极和漏极的欧姆接触。这两个接触

11、区之间定义出有源器件，即MESFET的电流沟道。MESFET通常有对称的源漏结构。沟道中间区域上的金属通常是金或合金，与有源层形成栅极的肖特基接触。29MESFET的类型：根据零偏压情况下沟道夹断的情况，可形成两种类型的MESFET：增强型和耗尽型。增强型：由于内在电势形成的耗尽区延伸到有源区的下边界，沟道在零偏压情况下是断开的耗尽型：耗尽区只延伸到有源区的某一深度，沟道在零偏压情况下是开启的。30MESFET的栅极作用：控制MESFET的性能，当栅极上加上电压，内部的电势就会增强或减弱，从而控制沟道深度和流通的电流。由于控制主要作用于栅极下面的区域，所以，栅长，即栅极金属层从源极到漏极方向上

12、的尺寸，是MESFET的重要参数。常规情况下，栅长越短，器件的速度越快。栅长为0.2um的MESFET的截止频率约为50Hz。迄今为止，栅长已减小到100nm量级。31为了提高MESFET的性能，就需要改进有源层的导电能力。采用赝晶InGaP/InGaAs/GaAs结构，其中InGaAs由于高载流子浓度而作为沟道层，而InGaP用来增加击穿电压。由此， MESFET 的截止频率可以达到fT 90GHz和fmax= 160GHz 。相对简单和成熟的MESFET工艺使得光通信中高速低功率VLSI的实现成为可能。 I32GaAs工艺：HEMT图5.5 简单HEMT的层结构33HEMT的构思：在型掺杂

13、的GaAs层中，电子的漂移速度主要受限于电子与施主的碰撞。为了增加电子的漂移速度，应减小电子与施主的碰撞机会。这就是说，掺杂浓度应减小，最好是没有掺杂，这样完美的晶体结构就不受到破坏，但同时希望在结构中存在大量可高速迁移的电子。由于在晶体结构中存在着类似于气体的大量可高速迁移电子， HEMT早期也被称为二维电子气场效应管（TEGFET）。34HEMT结构（图5.5）： HEMT也属于FET，与MESFET有相似的结构，区别在于有源层。1.在半导体衬底上，一层薄（50nm100nm)的没有掺杂的AlGaAs层覆盖在上面，形成肖特基栅极，源与漏极欧姆接触。2.由于AlGaAs （1.74eV）和G

14、aAs （1.43eV）的禁带不同，在AlGaAs 层的电子将会进入没掺杂的GaAs层，并留在AlGaAs/ GaAs相结处附近，以至形成二维的电子气（2DEG）。HEMT根据AlGaAs层的厚度与掺杂浓度可分为增强型和耗尽型。相对于掺杂的MESFET层， HEMT有更强的电子移动能力。采用简单的HEMT结构，实现的室温跨导约为200mS/mm，每级逻辑门的延时约为20ps。35为了改善2DEG 限制性能，人们开发了更为复杂的结构（图5.6）。GaAs工艺：HEMT工艺的三明治结构图5.6 DPD-QW-HEMT的层结构36HEMT工艺的三明治结构：1.在半导体GaAs衬底上，形成一网络结构作

15、为缓存层（选择GaAs ，AlGaAs层 ）。2.缓存层上为HEMT的基本结构（包括200nm不掺杂AlGaAs ，厚度为1.7nm的Si-掺杂GaAs层）。3. 5nm不掺杂的AlGaAs层作为第一层隔离， 15nm不掺杂的GaAs沟道，在其中形成二维电子气。4.第二层隔离为3.3nm的AlGaAs层，厚度为仅为1.7nm的第二层Si-掺杂GaAs层， 3.3nm的AlGaAs层， 6nm不掺杂GaAs。5.在基本HEMT结构上，形成增强型和耗尽型的垂直结构，包括第一层抗腐蚀3nm的AlGaAs层， 7.5nm掺杂的GaAs层控制耗尽型HEMT的阈值电压， 3nm厚的第二层GaAs作为耗尽型

16、HEMT的抗腐蚀层，在此上源极和漏极的欧姆接触为30nm的重掺杂GaAs层。6.使用这样复杂的夹层结构，在室温下可获得1.81012/cm2的载流子密度和70008000cm2V-1s-2的电子迁移速度。37Main Parameters of the 0.3 mm Gate Length HEMTsHEMT-TypeParametersE-HEMTD-HEMTVth0.05 V-0.7 VIdsmax200 mA/mm(Vgs = 0.8 V)180 mA/mm(Vgs = 0 V)Gm500 mS/mm400 mS/mmRs0.6 Wmm0.6 Wmm f T45 GHz40 GHz表 5

17、.2 : 0.3 m 栅长HEMT的典型参数值38HEMT的进展：由Si/GeSi材料系统研制的HEMT在300K和77K温度下，N沟道HEMT的跨导分别高达400和800ms/mm。同样，P沟道HEMT的跨导达到170和300ms/mm。由于在HEMT的有源层中，没有施主与电子的碰撞， HEMT具有更高的截止频率，更高的跨导，更低的噪声。这些优秀的性能使它不仅在毫米波电路中，而且在光纤通信的超高速电路中得到广泛应用。39与Si三极管相比，MESFET和HEMT的缺点为: 跨导相对低; 阈值电压较敏感于有源层的垂直尺寸形状和掺杂程度；驱动电流小 由于跨导大，在整个晶圆上，BJT的阈值电压变化只

18、有几毫伏，而MESFET，HEMT要高十倍多。 405.5 MOS工艺和相关的VLSI工艺41图5.7 MOS工艺的分类 42认识MOSFET线宽(Linewidth), 特征尺寸(Feature Size)指什么？43MOS工艺的特征尺寸(Feature Size)特征尺寸: 最小线宽or最小栅长图 5.8445.6 PMOS工艺5.6.1早期的铝栅工艺1970年前，标准的MOS工艺是铝栅P沟道。图 5.945铝栅PMOS工艺特点：l铝栅，栅长为20m。lN型衬底，p沟道。l氧化层厚1500。l电源电压为-12V。l速度低，最小门延迟约为80100ns。l集成度低，只能制作寄存器等中规模集成

19、电路。46Al栅MOS工艺缺点制造源、漏极与制造栅极采用两次掩膜步骤不容易对齐。 这好比彩色印刷中，各种颜色套印一样，不容易对齐。若对不齐，彩色图象就很难看。在MOS工艺中，不对齐的问题，不是图案难看的问题，也不仅仅是所构造的晶体管尺寸有误差、参数有误差的问题，而是可能引起沟道中断，无法形成沟道，无法做好晶体管的问题。47Al栅MOS工艺的栅极位错问题图 5.10485.6.2 铝栅重叠设计栅极做得长，同S、D重叠一部分图 5.1149铝栅重叠设计的缺点lCGS、CGD都增大了。l加长了栅极，增大了管子尺寸，集成度降低。50克服Al栅MOS工艺缺点的根本方法 将两次MASK步骤合为一次。让D，

20、S和G三个区域一次成形。这种方法被称为自对准技术。515.6.3 自对准技术与标准硅工艺1970年，出现了硅栅工艺。多晶硅Polysilicon，原是绝缘体，经过重扩散，增加了载流子，可以变为导体，用作电极和电极引线。52标准硅栅PMOS工艺图 5.12在硅栅工艺中，S，D，G是一次掩膜步骤形成的。先利用感光胶保护，刻出栅极，再以多晶硅为掩膜，刻出S，D区域。那时的多晶硅还是绝缘体，或非良导体。经过扩散，杂质不仅进入硅中，形成了S和D，还进入多晶硅，使它成为导电的栅极和栅极引线。53硅栅工艺的优点：l自对准的，它无需重叠设计，减小了电容，提高了速度。l无需重叠设计，减小了栅极尺寸，漏、源极尺寸

21、也可以减小，即减小了晶体管尺寸，提高了速度，增加了集成度。增加了电路的可靠性。545.7NMOS工艺 由于电子的迁移率e大于空穴的迁移率h，即有e2.5h, 因而，N沟道FET的速度将比P沟道FET快2.5倍。那么，为什么MOS发展早期不用NMOS工艺做集成电路呢？问题是NMOS工艺遇到了难关。所以, 直到1972年突破了那些难关以后, MOS工艺才进入了NMOS时代。555.7.1 了解NMOS工艺的意义目前CMOS工艺已在VLSI设计中占有压倒一切的优势. 但了解NMOS工艺仍具有几方面的意义:CMOS工艺是在PMOS和NMOS工艺的基础上发展起来的。从NMOS工艺开始讨论对于学习CMOS

22、工艺起到循序渐进的作用。NMOS电路技术和设计方法可以相当方便地移植到CMOS VLSI的设计。GaAs逻辑电路的形式和众多电路的设计方法与NMOS工艺基本相同。565.7.2 增强型和耗尽性MOSFET (Enhancement mode and depletion mode MOSFET)FET（Field Effect Transisitor）按衬底材料区分有Si, GaAs, InP按场形成结构区分有J/MOS/MES按载流子类型区分有P/N按沟道形成方式区分有E/D57E-/D-NMOS和E-PMOS的电路符号图 5.13585960E-NMOS的结构示意图(增强型VD=0V, Vg

23、s=Vsb=0V)图5.14 E-NMOS的结构示意图61D-NMOS的结构示意图(耗尽型 VD=0V, Vgs=Vsb=0V)图5.14 D-NMOS的结构示意图62E-PMOS的结构示意图 (增强型 VD=0V, Vgs=Vsb=0V)图5.14 E-PMOS的结构示意图635.7.3 E-NMOS工作原理图VgsVt，Vds=0V图5.15 不同电压情况下E-NMOS的沟道变化64E-NMOS工作原理图VgsVt，VdsVt，VdsVgs-Vt图5.15 不同电压情况下E-NMOS的沟道变化665.7.4 NMOS工艺流程图5.16 NMOS工艺的基本流程 67表5.3 NMOS的掩膜和

24、典型工艺流程68图5.17 NMOS反相器电路图和芯片剖面示意图695.8 CMOS工艺进入80年代以来，CMOS IC以其近乎零的静态功耗而显示出优于NMOS，而更适于制造VLSI电路，加上工艺技术的发展，致使CMOS技术成为当前VLSI电路中应用最广泛的技术。705.8.1 1Poly-, P阱CMOS工艺流程图 5.18 71表5.4 一层多晶硅,一层金属, n型衬底CMOS的掩膜和典型工艺流程72P阱硅栅CMOS工艺流程在硅片上生长二氧化硅层，然后，在二氧化硅上面涂光刻胶，通过光刻确定P阱区。经曝光和显影之后，将P-杂质注入（或淀积和扩散）N-衬底，如图（a）是注入P阱后硅片的截面图。CMOS工艺主要步骤：（a）确定P阱位置73（b）确定有源区面积去掉光刻胶和氧化层，再重新生长一层薄氧化层，然后在整个硅片上淀积一层氮化硅，涂上光刻胶，进行曝光、显影和腐蚀来去掉图形内的氮化硅，如图（b）。74未被氮化硅覆盖的区域叫场区，为了确保在各种互连线下面不会形成寄生的晶体管，需要对场区注离子。（c）生长厚和薄的氧化层75（d）制作多晶硅栅和互连线然后，在整个硅片上，除了有氮化硅的区域外（氮化硅阻止了氧化层的生长），生长一层厚的二