数字集成电路英文课件：Chapter 7 Transfer Gate and Dynamic Logic Design

1、Chapter 7: Transfer Gate and Dynamic Logic DesignOutline绪论基本概念CMOS传输门逻辑动态D锁存器和D触发器多米诺逻辑Digital Integrated CircuitsFaculty of Materials and Energy, GDUT27.1 绪论-1静态逻辑门包括传统的CMOS门和伪NMOS门在伪NMOS门中，为获得较小的VOL，通常PMOS宽长比较小（约为NMOS的1/4），这使得器件上升和下降延时不一致。使伪NMOS上升、下降延时一致，器件的VOL将上升。静态逻辑门的所有节点均有到地或者电源端的电阻通路，输出节点值能长期

2、保存（电源打开情况下）。动态门将节点值存储在某个电容上，该节点与电路其他部分相互隔离；若不周期性刷新，节点值可能会随时间变化，其也更易受到噪声的影响。节点电压由存储在节点上的电荷保持，且不太稳定= 动态电路。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT37.1 绪论-2动态逻辑电路：采用传输门作为开关，通过电路传递信息。当开关关闭时，输出保持在高阻状态，该门不再驱动输出。此时，先前的值作为电荷保存在输出电容中。通过额外的时钟信号作用进行正确的操作。在时钟周期的一部分，所有逻辑门的输出均预充到一个初始值。在周期的

3、另一部分，逻辑门计算正确的输出值。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT47.2 基本概念-1 传输门-1传输门（transfer gate, pass gate）：当门处于导通状态时，将一个输入信号保持不变地传递到输出节点；当门关闭时，输出进入高阻态并保持先前的值。传输门中源、漏节点分别作为输入和输出；栅节点作为输入控制。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT57.2 基本概念-2 传输门-2NMOS：源、漏对称，

4、故源、漏仅能在节点电压分配好之后才能确定。(a) 栅为VDD时能成功传递0电压，此时输出节点为漏端，且节点能持续放电至电压下降为VDS=0。(c) 输入节点为VDD，故输入为漏端，电流从输入给输出充电至VDD-VTN。(e) 栅接地，控制端关闭后，传输门进入高阻态。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT67.2 基本概念-3 传输门-3PMOS：源、漏对称，故源、漏仅能在节点电压分配好之后才能确定。(b) 栅为0时能成功传递VDD ，此时输出节点为漏端，且节点能持续充电至电压上升为VDS= VDD 。(d

5、) 输入节点为0，故输入为漏端，电流从输出到输入放电至-VTP。(e) 栅接VDD ，控制端关闭后，传输门进入高阻态。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT77.2 基本概念-4 传输门-4在传递高电位过程中：(a)电路具有VDD-VTN的输出；(b)电路亦具有VDD-VTN的输出；(c)电路中为保证充电过程中晶体管处于开启状态，电路具有VDD-3VTN的输出。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT87.2 基本概念

6、-5 传输门-5在传递低电位过程中：(a)电路具有-VTP的输出；(b)电路亦具有-VTP的输出；(c)电路中为保证放电过程中晶体管处于开启状态，电路具有-3VTP的输出。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT97.2 基本概念-6 电容馈通-1传输门控制节点的任务是将器件设置为开启或者关闭状态，通常使用时钟信号驱动；理想状态下，输入除使能或禁止传输门外，不应对输出有任何直接影响；但由于栅和输出节点之间存在电容CF，故时钟信号可能馈通到输出。当时钟信号从VDD转为0时，器件关闭，输出为高阻态。此时CF和C

7、gnd将与电路其他部分相隔离；随着栅电压的减小，这两个电容的电荷将重新分配以维持平衡。电荷重新分配所形成的电流称为位移电流；而输出节点的电压值将减少一个由两个电容相对值所决定的量。输出波形将形成一个与时钟相像的复制波形，该效应即称为时钟馈通。若输入端与其他电路隔离开，亦可观察到相似现象。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT107.2 基本概念-7 电容馈通-2对于串联的两个电容，正馈通或者负馈通均将导致当外部节点电压上升或下降时内部节点的噪声注入。外部节点1的变化使高阻的内部节点2产生同样的波形变化。以

8、上电容的电荷在平衡时必须相同：因此：若节点1突然变化，则节点2有一个相应且较小的变化：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT117.2 基本概念-8 电容馈通-3当V1正向变化时，节点2亦将发生变化：由于节点2的变化是正向的，此时称为自举（bootstrapping）。当V1负向变化时，节点2亦将发生负向阶跃。若CF比Cgnd大很多，则V2接近V1；若CF比Cgnd小很多，则V2接近0。注意： CF的值由Cgs决定；而Cgnd取决于CBS和下一个门的负载电容。Digital Integrated Circ

9、uitsFaculty of Materials and Energy, GDUT127.2 基本概念-9 电容馈通-4例7.1 若输入为1.2V，当时钟为1.2V时输出的初始值为多少？时钟降低后输出的最终值为多少？时钟从高向低变化时，馈通效应将减少输出值：其中考虑交叠电容，CF=COL=0.25*0.2=0.05fF；Cgnd由结电容决定，为0.2fF；因此Vout最终为0.73-0.24=0.5V；在仅考虑交叠电容下，馈通效应显著若考虑扇出电容，可减小馈通效应。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT1

10、37.2 基本概念-10 电荷共享-1若两个有着不同电压且相互隔离的节点由于传输门的开启突然连接在一起，其将发生电荷共享。电荷将重新分配直到两个节点的电压值相同，这将减少一个节点的电压而增加另一个节点的电压。最初，封闭系统内的总电荷为：平衡后，系统中总电荷不变，电压变化：故此，平衡后电压为：若V2下降到小于另一个门的转换阈值，则可能产生不正确的输出。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT147.2 基本概念-11 电荷丢失的途径当传输门关闭时，输出节点进入高阻态，并依据存储在电容中的电荷保持节点的电压值。

11、由于电荷会随时间变化，故此需要周期性的刷新。电荷流失途径包括：漏端耗尽区的反偏泄漏电流，取决于结的面积；亚阈泄漏电流；临近连线的噪声注入；离子入射= 导致软错误发生。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT157.3 CMOS传输门逻辑-1将一个NMOS器件和一个PMOS器件并联起来构造一个CMOS传输门，需要一个额外的反相器，共4个晶体管；基于NMOS，输入为0时，器件输出可由VDD降至0；基于PMOS，输入为VDD时，器件输出可由0升至VDD ；Digital Integrated CircuitsFa

12、culty of Materials and Energy, GDUT167.3 CMOS传输门逻辑-2 使用CMOS传输门的多路器-1CMOS传输门逻辑可用于减少特定逻辑功能所需晶体管的数目，常用于实现多路器。控制信号S决定传输门的开启和关闭；通过控制信号值可对输入信号进行选择。S为1时，上方传输门开启，信号A可以传送至输出端；S为0时，下方传输门开启，信号B可以传送至输出端。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT177.3 CMOS传输门逻辑-3 使用CMOS传输门的多路器-2基于多路器实现的异或门和

13、同或门；重点在于指定控制和输入信号；传输门实现需8个晶体管，而静态CMOS门电路需12个晶体管。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT187.3 CMOS传输门逻辑-10 使用CMOS传输门的多路器-3四选一多路器结构可采用两级策略和单级策略；两级CMOS传输门中仅需要两个控制信号S0和S1及其互补信号；单级CMOS传输门需要四个控制信号及其互补信号，需求更多反相器并需注意信号布线问题。Digital Integrated CircuitsFaculty of Materials and Energy,

14、GDUT197.3 CMOS传输门逻辑-11 使用CMOS传输门的多路器-4为使得多路器正确工作，必须保证多路器数据输入有效，且控制信号一次只能开启一条路径。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT207.3 CMOS传输门逻辑-12 使用CMOS传输门的多路器-5采用并联和串联传输门可实现或、与的功能；采用传输门构建一般逻辑功能：选择输入信号并为所有可能组合构建真值表；将真值表中每一行对应电路中的一个信号路径，从而将真值表转为多路器形式；从数据输入到输出对所有电路进行布线；合并路径或去除不需要的晶体管对设

15、计进行优化。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT217.3 CMOS传输门逻辑-13 使用CMOS传输门的多路器-6采用传输门实现 的功能连接VDD的传输门只传输高电压，故只要要PMOS。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT227.3 CMOS传输门逻辑-14 使用CMOS传输门的多路器-7传输门与组合逻辑电路一起构建特定功能；左图为异或门，仅使用六个晶体管，相比传输门构建减少2个晶体管；右图中两输入与非门的输入

16、分别为 和Digital Integrated CircuitsFaculty of Materials and Energy, GDUT237.3 CMOS传输门逻辑-15 CMOS传输门延时-1CMOS传输门的时序模型包括一个导通电阻RTG和两个电容C1、C2；导通电阻RTG由NMOS和PMOS器件的导通电阻并联形成Digital Integrated CircuitsFaculty of Materials and Energy, GDUT247.3 CMOS传输门逻辑-16 CMOS传输门延时-2输入为0时，起始NMOS处于饱和区；当输出为0时，NMOS处于线性区。NMOS处于饱和区与

17、线性区的电阻分别为：PMOS始终处于饱和区，当输出为VTP的绝对值时，PMOS截止，导通电阻无限大；PMOS中，随着输出电压减小，Vgs减小，饱和电流减小，电阻增加；NMOS中，随着输出电压减小，饱和电流不变，电阻近线性减小；最终，两个电阻的并联等效电阻相对稳定，可采用一个传输期间的平均值来模拟。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT257.3 CMOS传输门逻辑-17 CMOS传输门延时-3输入为VDD时，起始PMOS处于饱和区；当输出为VDD时，PMOS处于线性区。PMOS处于饱和区与线性区的电阻分别

18、为：NMOS始终处于饱和区，当输出为VDD -VTN时，NMOS截止，导通电阻无限大；NMOS中，随着输出电压增加，Vgs减小，饱和电流减小，电阻增加；PMOS中，随着输出电压增加，饱和电流不变，电阻近线性减小；最终，两个电阻的并联等效电阻相对稳定，可采用一个传输期间的平均值来模拟。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT26VDD7.3 CMOS传输门逻辑-18 CMOS传输门延时-4传输门传送0V时，NMOS导通，阻值为Reqn；PMOS最初导通，随后关闭，阻值约为2Reqp，故并联后为：传输门传送VD

19、D时，PMOS导通，阻值为2.4Reqn；NMOS最初导通，随后关闭，阻值约为2Reqn，故并联后为：最终，传输门的导通电阻为：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT277.3 CMOS传输门逻辑-19 CMOS传输门延时-5传输门的电容：关断状态和开启状态关断时，器件的Cgs和Cgd均为0，输入和输出电容由结电容组成，故此，输入和输出电容为：开启时，假定器件工作在线性区，Cgs=Cgd=0.5WCg，故此，输入和输出电容为：Digital Integrated CircuitsFaculty of Ma

20、terials and Energy, GDUT287.3 CMOS传输门逻辑-20 CMOS传输门延时-6由于传输门无驱动能力，故假定输入由反相器驱动，输出负载为第二个反相器。故此形成一个RC阶梯电路。基于Elmore延时方程：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT297.3 CMOS传输门逻辑-21 CMOS传输门延时-7多路器的延时：C1包含反相器的输出电容3CeffW、传输门的输入电容CgW+2CeffW；C2包含传输门（开启）的输出电容CgW+2CeffW、传输门（关闭）的输出电容2CeffW、

21、传输门的输入电容CgW+2CeffW；C3包含传输门（开启）的输出电容CgW+2CeffW、传输门（关闭）的输出电容2CeffW、反相器的输入电容3fCgW；Digital Integrated CircuitsFaculty of Materials and Energy, GDUT307.3 CMOS传输门逻辑-22 CMOS传输门延时-8多路器的延时：C4包含反相器的输出电容3CeffW、传输门的输入电容CgW+2CeffW；C5包含传输门（开启）的输出电容CgW+2CeffW、3个传输门（关闭）的输出电容2CeffW*3、反相器的输入电容3fCgW；该电路延时较小，但需要更多的布线资源

22、。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT317.3 CMOS传输门逻辑-23 CMOS传输门的逻辑强度-1输入A：反相器和传输门的导通电阻均为2R，故此其LE为2；输入sel的输入电容为CgW，但总路径电阻为2R，故此LE为2/3。若传输门面积扩大3倍，则：输入A：传输门的导通电阻为R/3，故LE为4/3；输入sel的输入电容为3CgW，但总路径电阻为R/3 ，故此LE为4/3。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT

23、327.3 CMOS传输门逻辑-24 CMOS传输门的逻辑强度-2驱动传输门的与非门的逻辑强度：Digital Integrated CircuitsFaculty of Materials and Energy, GDUT337.4 动态D锁存器和D触发器-1使用传输门构建动态D锁存器和触发器可减小使用晶体管的数目。NMOS传输门具有D锁存器的功能；CLK为1时，D值可传递到Q。输出电压仅能上升至VDD -VTH；时钟变低时存在时钟馈通；没有Q非输出；时钟为低时输出处于高阻态，亦受到各种电荷丢失机制的影响。可使用b电路改进输出电压，使其输出为VDD；可采用c电路增加Q非输出。Digital

24、Integrated CircuitsFaculty of Materials and Energy, GDUT347.4 动态D锁存器和D触发器-2增加一个反馈电路，以便在锁存器关闭时静态保存其值。增加一个反相器产生Qout，当CLK为0时，下方传输门导通，其将连回最初的Q；而Q亦将连接至第一个反相器的输入，利用反相器的再生特性保持电荷。CLK升高前，TG2的NMOS依然开启，这样节点Q处可能会引入短时间的竞争；需确保正向路径比反馈路径更强，即调整各个门的尺寸来解决。Digital Integrated CircuitsFaculty of Materials and Energy, GDU

25、T357.4 动态D锁存器和D触发器-3为避免内部节点竞争，引入新的D锁存器结构。CLK为1时，D值将经过传输门和两个反相器的延时后到达输出；若输入数据为1，Q非为0，则M1导通，M4截止；CLK降低时，M2导通，M3截止；内部节点X将通过M1和M2被拉高。若输入数据为0， Q非为1，则M4导通，M1截止； CLK降低时，M3导通，M2截止；内部节点X将通过M3和M4被拉低。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT367.5 多米诺逻辑-1静态逻辑门的缺点：CMOS静态逻辑门电路中PMOS器件尺寸较大（串联

26、），高输入情况下耗费面积较多；伪PMOS节省面积，但耗费静态功耗，且延时不一致。= 动态逻辑电路动态逻辑电路的难点：电荷共享、电容馈通、电荷泄漏、单粒子诱发软错误Digital Integrated CircuitsFaculty of Materials and Energy, GDUT377.5 多米诺逻辑-2目的：在输出变为低电平时关闭PMOS。precharge控制PMOS器件开启或关闭；为防止PMOS给输出电容充电时存在到地的电阻通路，增加一个NMOS及求值信号；只有在PMOS关闭后，才采用evaluate将NMOS开启；最终precharge和evaluate合并为信号CLK。Di

27、gital Integrated CircuitsFaculty of Materials and Energy, GDUT387.5 多米诺逻辑-3预充信号CLK降为低，输出被预充到高电平；CLK升高后，进入求值阶段，PMOS将被关闭，求值管将开启；若A与B为高电平，输出将对地放电；若A与B有一个为低电平，输出保持高电平，且该值将保存在输出节点的电容上；由于电荷存储在输出节点上，故为动态门。大多数逻辑功能均能用右图结构实现；MP和MN分别为预充晶体管和求值晶体管；所有的动态门均需要一个时钟信号进行正确操作；故时钟需要连接到全部的动态门，对版图具有负担。Digital Integrated C

28、ircuitsFaculty of Materials and Energy, GDUT397.5 多米诺逻辑-43输入或非门，与反相器具有相同延时（PMOS宽长比为4，NMOS宽长比为2）CLK为低时，预充晶体管将输出上拉到高电平；CLK上升时，求值晶体管开启，预充晶体管关闭；若一个输入为高电平，输出将对地放电；若输入均为低电平，输出保持高电平；Note：由于CLK先到达，故A、B、C管可取宽长比2。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT407.5 多米诺逻辑-5若一个动态门直接连接下一个动态门，当输出

29、节点被预充到高电平时，后续门的所有输入均为高；若后级门底管导通，则将对地放电；故不可直接连接。在所有门之间增加一个静态反相器；电路每级包含一个动态门与一个反相器，每级的输出在预充阶段均将为低电平，这样可保持预充电荷不被放电。该结构称为多米诺逻辑，动态逻辑电路亦称为多米诺逻辑电路。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT417.5 多米诺逻辑-6时钟为低时，所有电路（Y1、Y2、Y3）均被预充到高电位；若时钟为高时，若各个输入端使得所有电路均有到地的电阻通路，则Y1、Y2、Y3将顺序的降为0，类似多米诺骨牌。

30、时钟必须保持长时间使得逻辑电平通过整个电路链，故时钟为高时的占空比较大。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT427.5 多米诺逻辑-7加法器功能，实现功能采用多米诺门产生a和b的异或、同或逻辑，再将其施加到后续的异或门上。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT437.5 多米诺逻辑-8 多米诺门的逻辑强度-1Digital Integrated CircuitsFaculty of Materials and Energy, GDUT44注意：多米诺逻辑中输入仅连接一个NMOS，故：由于多米诺逻辑中外部反相器LE=1，故电路的逻辑强度平均值约为0.8，其在驱动能力和输出电容负载方面更好。7.5 多米诺逻辑-9 多米诺逻辑的局限性-1多米诺逻辑的局限性由电容上电荷的丢失所引起，包括电荷共享、电容耦合引起的噪声注入、电荷泄漏或重离子入射等；电荷丢失后，电路将停止执行正确的功能。电路预充后，