EDAVHDL多媒体教学讲座

1、杭州康芯电子1EDA/VHDL多媒体教学讲座杭州康芯电子2本讲座相关参考书目 潘 松等编著，电子科技大学出版社出版 徐光辉等编著，电子工业出版社出版 王金明等编著，电子工业出版社出版 待出版潘 松 编 著，科学出版社出版杭州康芯电子3EDA/VHDL讲座主要内容一、EDA、EDA技术及其应用与发展二、硬件描述语言三、FPGA和CPLD四、 EDA工具软件五、 电子设计竞赛几个实际问题的讨论六、VHDL语言初步七、上机实习指导八、EDA实验开发系统应用介绍GW48-CK系统配套培训教材九、引脚锁定和优化控制方法介绍十、实验设计演示杭州康芯电子4一、EDA、EDA技术及其应用与发展EDA Elec

2、tronic Design AutomationEDA /= Protel、PSPISE、EWB、？规范化 标准化 设计效率高 充分利用计算机，远离经验和硬件 硬件描述语言综合器 仿真测试库 适配器 下载器 ?杭州康芯电子5与传统电子设计技术和单片机技术相比， EDA技术及电路系统的优越性表现在：1、自主知识产权2、开发技术标准化、规范化、IP Core（Intellectual Property） 的可利用性3、自顶向下的设计方案，设计效率高和规模大4、现代电子开发技术的发展方向，全方位仿真、充分利用现代计算机技术7、CPLD的纯硬件加密的可靠性要好得多，5、先进的编程下载技术-isp， 和

3、硬件测试技术-JTAG6、对于硬件经验要求不高，仅需集中精力于系统本身功能的实现8、高速性能好9、高可靠性10、可设计成单片系统- SYSTEM ON A CHIP - SOCEDA-MCU杭州康芯电子6二、硬件描述语言 HDL - Hardware Description Language 常用硬件描述语言：1、ABEL-HDL2、AHDL3、VHDL4、Verilog HDL 硬件描述语言与 软件描述语言（C、ASM、PASCAL）间 有许多不同之处 .IEEE标准杭州康芯电子7三、FPGA和CPLD FPGA - Field Programmable Gate Array CPLD -

4、Complex Programmable Logic Device 大规模可编程逻辑器件使电子设计进入了一个崭新的时代杭州康芯电子8可 编 程 逻 辑 器 件 概 述可编程逻辑器件 (PLD) 是用来实现定制逻辑功能的、用户可自由配置的数字集成电路 (ICs) 。可编程逻辑器件可以利用其内部逻辑结构实现任何的布尔表达式或者寄存器功能。相反， 象TTL 器件等现有的逻辑集成电路（ Ics）只能提供特定的逻辑功能，不能通过修改来满足具体电路的设计要求 。现在，PLD制造商已经能够供应集成度和性能比分离元件高，而单位功能成本低于分离元件的可编程器件。 可编程逻辑器件 已经成为比分离元件以及类似专用集

5、成电路（ ASICs ）的全定制或者半定制器件更受欢迎的 产品。杭州康芯电子91、基于乘积项的结构模块2、基于查找表的结构模块 构成可编程逻辑的两种主要方法：杭州康芯电子10基于乘积项的结构模块可编程的“与”阵列，固定的“或”阵列用于逻辑综合及取“反”的“异或“门容量受乘积项数量的限制输入引线多结构原理与特点：杭州康芯电子11小规模可编程逻辑器件 早期的PLD: 1、PAL: Programmable Array Logic 右图逻辑：O2 = !I2&!I1&I0 # I2&I0 # I1&!I0 O1 = I2&!I1&!I0 # I1&!I0O0 = !I1&!I0 # I2&!I1&!

6、I0PAL结构逻辑功能可变化的硬件结构。杭州康芯电子122、GAL： General Array Logic Device最多有8个或项，每个或项最多有32个与项3、EPLDErasable Programmable Logic DevicePAL是由一个可编程的“与”平面和一个固定的“或”平面构成的,或门的输出可以通过触发器有选择地被设置为寄存状态乘积项逻辑杭州康芯电子13逻辑宏单元输入/输出口输入口GAL结构时钟信号输入三态控制可编程与阵列固定或阵列杭州康芯电子14一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”

7、等。输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现输出查黑找盒表子输入1输入2输入3输入4什么是查找表?基于查找表的结构模块 杭州康芯电子150000010100000101输入 A 输入 B 输入C 输入D 查找表输出16x1RAM查找表原理多路选择器杭州康芯电子16基于乘积项的 结构模块杭州康芯电子17LATTICEispLSI1032E内部结构全局布线池通用逻辑块GLBI/O端口输出布线池杭州康芯电子18杭州康芯电子19杭州康芯电子20ALTERA MAX 7000S 系列的特点MAX 7000S 支持系统级集成用于产品制造的系统内可编程特性（ISP）用于产品测试的边缘扫描

8、测试标准（JTAG）相同器件系列的引脚纵向兼容引脚和结构与最初的MAX 7000系列兼容所有MAX 7000S 器件的增强功能6 个输出使能2 个全局时钟可选的集电极开路输出转换速度控制杭州康芯电子21MAX7000S 系列的内部互连结构Logic Array Block可编程连线阵列杭州康芯电子22MAX7000S 系列的宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往 I/O模块通往 PIA乘积项选择矩阵来自 I/O引脚全局时钟QDEN来自 PIA的 36个信号快速输入选择2杭州康芯电子23FPGA与CPLD结构特点Altera的连续式快

9、速通道互连 FastTrack采用分段式互连结构的器件无法得到冗余带来的好处连续式互连结构分段式互连结构杭州康芯电子24杭州康芯电子25FLEX 10KE 系列典型门数量逻辑单元数 量RAM 规模封装形式供货情况30,0001,72824,576144-Pin TQFP208-Pin PQFP256-Pin BGA484-Pin BGA1999年上半年50,0002,88040,960144-Pin TQFP208-Pin PQFP240-Pin PQFP256-Pin BGA484-Pin BGA已经供货100,0004,9924,99249,15224,576208-Pin PQFP240

10、-Pin PQFP256-Pin BGA356-Pin BGA*484-Pin BGA*1999年上半年或1998年7月130,0006,65665,536240-Pin PQFP484-Pin BGA672-Pin BGA1999年上半年250,00012,16081,920672-Pin BGA1999年上半年200,0009,98498,304600-Pin BGA672-Pin BGA1999年上半年特 点EPF10K30EEPF10K50EEPF10K100EEPF10K100BEPF10K130EEPF10K250EEPF10K200E杭州康芯电子26FLEX 10KE高性能的解决

11、方案双端口 RAM字长16位的4Kbit EAB符合PCI标准的I/O引脚嵌入式结构的发展1.0mm FineLine BGA封装电路板面积节省一半成本最低下一代封装基于SRAM的0.25 CMOS工艺五层金属2.5V内核电压和 多电压标准MultiVolt 的I/O引脚兼容5.0V 输入先进的工艺技术为 PCI标准而设计100MHz 的系统速度实现150MHz的FIFO性能突破：杭州康芯电子27存储器容量(单位: Bit)典型可用门EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K2

12、50AFLEX10K系列逻辑规模杭州康芯电子28管芯尺寸比较AlteraEPF10K100A相对管芯尺寸： 1.00.35 工艺4,992个逻辑单元(LE)12 个EABXilinxXC4062XL相对管芯尺寸： 1.910.35 工艺相当于4,608个逻辑单元(LE)*没有EABAlteraEPF10K100E相对管芯尺寸： 0.60.25 工艺4,992个逻辑单元(LE)12 个EAB* 1个 CLB 相当于 2 两个LE杭州康芯电子29FLEX高速性能发展 199619971998FLEX 10K-5FLEX 10K-4FLEX 10K-3FLEX 10K-2FLEX 10KA-1更高的

13、系统性能FLEX 10KE-1杭州康芯电子30工艺改进促使供电电压降低5.0 V3.3 V2.5 V1.8 V崩溃电压供电电压杭州康芯电子31FPGA/CPLD多电压兼容系统内核电压 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 输入输出电位标准 Vccio杭州康芯电子32资料来源：美国Altera公司5.0 V3.3 V2.5 V1.8 V初始设计百分比混合电压系统日趋流行FPGA/CPLD不同芯核电压器件流行趋势 杭州康芯电子33GW48-CK EDA系统兼容上述任何芯核电压的FPGA/CPLD器件的实验和开发5V、3.3V、2.5V、1.8V杭州康芯电子34

14、如何选用CPLD/FPGA?适于实现复杂的组合逻辑适于实现复杂的状态机适于实现控制量多的逻辑适于实现完全编码的状态机扇入系数大应用举例：存储总线控制器译码逻辑适于实现数据通路功能适于实现寄存器用量大的设计适于实现算术功能：加法器、计数器等适于实现“One Hot” 方式编码的状态机应用举例：DSP 功能PCI 接口乘积项结构/CPLD查找表结构/FPGA杭州康芯电子354、FPGA/CPLD生产商 ALTERAFPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100CPLD：

15、 MAX7000/S/A/B系列：EPM7128S MAX9000/A系列FPGA： XC3000系列， XC4000系列， XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30CPLD： XC9500系列：XC95108、XC95256XILINX杭州康芯电子36LATTICEVANTIS（AMD）ispLSI系列：1K、2K、3K、5K、8K ispLSI1016 、ispLSI2032、 ispLSI1032E、ispLSI3256A MACH系列 ispPAC系列： 其他PLD公司：ACTEL公司： ACT1/2/3、40MXATMEL公司：ATF

16、1500AS系列、40MXCYPRESS公司QUIKLOGIC公司 CPLDSO MUCH IC！FPGA CPLD杭州康芯电子37用于系统集成的嵌入式 PLD 系列 1998 Altera Corporation37M-SL-APEX 20K-04APEX 20K杭州康芯电子38GW48-CK EDA实验开发系统配套适配板和FPGA/CPLD器件杭州康芯电子39ALTERA EPF10K20TC144杭州康芯电子40XILINX XC9536PC44杭州康芯电子41LATTICE ispLSI1048PQ128杭州康芯电子42ALTERA EP1K30TC144配置ROM座杭州康芯电子43A

17、LTERA EPF10K30E杭州康芯电子44ALTERA EPF10K10PC84杭州康芯电子45ispLSI1032E杭州康芯电子46XILINX XC95108杭州康芯电子47XC95108杭州康芯电子48杭州康芯电子49EP1K100QC208杭州康芯电子50EPM7128S杭州康芯电子51iSPLSI3256A杭州康芯电子52杭州康芯电子53杭州康芯电子54杭州康芯电子55杭州康芯电子56杭州康芯电子57杭州康芯电子58杭州康芯电子59杭州康芯电子60杭州康芯电子615、FPGA/CPLD下载方式 CPLDFPGASRAMOTPisp -IN-SYSTEM-PROGRAMMERBAL

18、E1、直接配置（CONFIGUERING）2、ROM3、模拟ROM杭州康芯电子62ISP功能提高设计和应用的灵活性减少对器件的触摸和损伤不计较器件的封装形式允许一般的存储样机制造方便支持生产和测试流程中的修改允许现场硬件升级迅速方便地提升功能未编程前先焊接安装系统内编程-ISP在系统现场重编程修改杭州康芯电子63ALTERA 的 ByteBlaster（MV）下载接口此接口既可作编程下载口，也可作JTAG接口GW48-CK系统使用专用ASIC实现多供应商器件兼容的通用FPGA/CPLD编程下载电路模块杭州康芯电子64FLEX 10K系列器件下载连线图 注意，不要忘了将 nCE 引脚接 GND此

19、10针标准接口各引脚功能的定义与GW48-CK上的下载接口完全一致杭州康芯电子65四、 EDA工具软件1、ALTERA： MAX+PLUSII、QUARTUS2、LATTICE： isp EXPERT SYSTEM、 isp Synario Starter ispDesignExpert3、XILINX： FOUNDATION4、FPGA Express、Synplify、Leonardo Spectrum . EDA公司 ： CADENCE、EXEMPLAR、MENTOR GRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、.杭州康芯电子66六、VHDL

20、语言初步杭州康芯电子67是什么是VHDL？Very high speed integrated Hardware Description Language (VHDL)是IEEE、工业标准硬件描述语言用语言的方式而非图形等方式描述硬件电路容易修改容易保存特别适合于设计的电路有：复杂组合逻辑电路，如： 译码器、编码器、加减法器、多路选择器、地址译码器.状态机等等.杭州康芯电子68VHDL的功能和标准？ VHDL 描述输入端口输出端口电路的行为和功能VHDL有过两个标准：IEEE Std 1076-1987 (called VHDL 1987)IEEE Std 1076-1993 (called

21、VHDL 1993)杭州康芯电子69Altera VHDL Altera Max+Plus II 支持VHDL 1987 and 1993两者版本Max+Plus II 只支持上述两种IEEE standard VHDL语言的可综合子集VHDLManual杭州康芯电子70关于VHDL超高速集成电路（VHSIC）硬件描述语言IEEE 标准高级的硬件行为描述语言尤其适合描述大的或者复杂的设计可以在文本编辑器中使用“Insert VHDL Template” 功能插入VHDL模板杭州康芯电子71 怎样使VHDL程序变成实用电路VHDL文本编辑器VHDL综合器FPGA/CPLD适配器FPGA/CPLD

22、编程下载器FPGA/CPLD器件和电路系统时序与功能仿真器VHDL仿真器ALTERACadenceExemplarSynopsysSynplicityViewlogic.杭州康芯电子72VHDL 设计流程 ： V-S-F-PVHDLEntryUse any Text Editor to input your designSynthesisUse any VHDL Compiler to convertyour language designto Gate level withoptimization in termof Speed / AreaFittingArchitecture Synth

23、esisTo map the logicto Altera Device Architecturee.g. LUT, Carry/Cascade Chain, EAB.(further logic optimization)Perogr. Down LoadConfigure/Programming the Altera Deviceand do on board debugging,prototyping or production杭州康芯电子73 A、用VHDL设计一个2选1多路通道C、用VHDL设计4位加法器D、用VHDL设计4位计数器E、用VHDL设计7段16进制译码器通过实例学VHD

24、LB、用VHDL设计一个D触发器STEP BY STEP，III WIN!F、用VHDL设计状态机 杭州康芯电子74A、设计一个2选1多路通道程序包实体结构体信号传输符号杭州康芯电子75 VHDL基本语法小结 1 库和程序包： IEEE库、STD_LOGIC_1164程序包 实体: ENTITY name END ENTITY name; 端口信号模式: IN 、OUT、INOUT、BUFFER 信号数据类型，和信号传输符号“ = ”： STD_LOGIC、BIT、INTEGER、BOOLEAN . 结构体: ARCHITECTURE name OF entity_name END ARCHI

25、TECTURE; 文件存盘取名: MUX21.VHD 杭州康芯电子76B、用VHDL设计一个D触发器ddf1引进内部节点信号进程和敏感信号检测CLK上升沿将数据输出端口顺序语句杭州康芯电子77比较用4种不同语句的D触发器VHDL程序LIBRARY IEEE;USE IEEE.std_logic_1164.all;ENTITY tdff ISPORT(clk, d: in std_logic; q : out std_logic);END tdff;architecture behaviour OF tdff ISBEGINPROCESSBEGINwait until clk = 1;q = d

26、;END PROCESS;END behaviour;Entity test1 isport (clk, d : in bit; q : out bit);end test1;architecture test1_body of test1 isbeginprocess (clk)begin if (clk = 1) then q = d; end if;end process;end test1_body;LIBRARY IEEE;USE IEEE.std_logic_1164.all;Entity test1 isport (clk, d : in bit; q : out bit);en

27、d test1;architecture test1_body of test1 isbeginprocess (clk,d)begin if rising_edge(clk) then q = d; end if;end process;end test1_body;They are all the sameDFF杭州康芯电子78 VHDL基本语法小结 2 定义信号 SIGNAL： SIGNAL A1 : STD_LOGIC; 预定义属性 EVENT： CLKEVENT PROCESS语句结构: 顺序语句，行为描述语句 敏感信号表，PROCESS语句特点 IF语句，不完整性IF语句特点 时序

28、电路描述 时钟上升沿测试语句结构: CLKEVENT AND CLK = 1 杭州康芯电子79C、用VHDL设计4位加法器为什么要用这个程序包？注意标准逻辑位矢量的表达方式！并行赋值语句杭州康芯电子804位加法器原理图加数被加数低位进位和溢出进位杭州康芯电子814位加法器级联成8位加法器8位被加数8位加数进位8位和溢出进位杭州康芯电子82 VHDL基本语法小结 3 预定义运算符加载函数： STD_LOGIC_UNSIGNED程序包; 标准逻辑位矢量数据类型: STD_LOGIC_VECTOR( 7 DOWNTO 0) 并置操作符：“ & ” a = 1 0 b(1) e(2) IF a d =

29、 10100011” THEN 并行赋值语句 总线连接的原理图画法 杭州康芯电子83D、用VHDL设计4位计数器AB01010101取整数数据类型，为什么？整数取值范围端口信号模式取BUFFER，为什么？注意整数和位的不同表达方式！杭州康芯电子84 定输出信号数据类型为整数类型： INTEGER，必须定义整数取值范围， RANGE 15 DOWNTO 0 VHDL基本语法小结 4 端口信号模式取缓冲型： BUFFER 整数和位的表达方式： 1 + 5 ； 1；“1011” 号加号算术符的适用范围： Q = Q + 1 ; 位矢量的表达：INTEGER、STD_LOGIC_VECTER 杭州康芯

30、电子85修改后的程序运算符加载注意，信号端口模式和数据类型的改变！注意，引进内部信号矢量！杭州康芯电子864位锁存器组合电路加1器锁存信号输出反馈综合后的计数器电路RTL图杭州康芯电子87 4位计数器设计小结 用两种不同的表达方式描述同一计数器 后一种表达方式更具一般性 计数器由组合电路模块和时序电路模块构成： 加1组合电路、锁存器；计数时钟其实是锁存信号 BUFFER并非是一种特殊的硬件端口结构， 只是一种功能描述。 注意BUFFER与INOUT 不同。杭州康芯电子88E、用VHDL设计7段16进制译码器用CASE语句完成真值表的功能向7段数码管输出信号，最高位控制小数点杭州康芯电子89注意

31、，此语句必须加入4位加法计数器7段译码器8位总线输出信号输出杭州康芯电子90 VHDL基本语法小结 5 定义信号 SIGNAL： SIGNAL A1 : STD_LOGIC; 预定义属性 EVENT： CLKEVENT PROCESS语句结构: 顺序语句，行为描述语句 号敏感信号表，PROCESS语句特点： STD_LOGIC、BIT、INTEGER、BOOLEAN . IF语句，不完整性IF语句特点 时序电路描述 杭州康芯电子91VHDL程序基本结构杭州康芯电子921、用纯原理图方式设计1位全加器2、用纯文本方式设计4位二进制加法计数器3、用纯文本与原理图混合方式 设计译码显示计数器七、上机

32、实习指导杭州康芯电子93MAX+PLUSII开发环境WHAT A BIGAREA！杭州康芯电子94ALTERA EDA工具发展情况杭州康芯电子95PLD/EDA工具功能发展情况Performance/Features198519881991FIRST GENERATIONDesign MethodsEquationsSchematicsOperating EnvironmentDOSASCII GraphicsSECOND GENERATIONDesign MethodsSchematicsEquationsAHDLOperating EnvironmentDOSDirect Graphics

33、THIRD GENERATIONDesign MethodsAHDLVHDL, Verilog HDLOperating EnvironmentWindowsUNIXWindows Graphics杭州康芯电子96什么是MAX+PLUS II?一个全面集成的 CPLD 开发系统提供与器件结构无关的开发环境支持 所有的 Altera产品(所有器件使用一个库)广泛满足设计需求设计输入综合布局和布线 (装入)仿真定时分析器件编程提供广泛的联机帮助支持多种平台 ( PC机和工作站 )支持多种 EDA软件和标准杭州康芯电子97MAX+PLUS II 能做什么?在一个独立的环境下运行设计输入设计编译 验证

34、和编程EDIFLPM及其他EDIFVerilogVHDLSDF标准 EDA设计输入:标准的 EDA设计验证方式:CadenceMentor GraphicsLogic ModellingSynopsysViewlogic其他方式CadenceMentor GraphicsOrCADSynopsysViewlogic其他输入方式MAX+PLUS II 编译器图形设计输入文本设计输入(AHDL, VHDL, Verilog HDL)波形设计输入Design Entry分层设计输入版图编辑设计规则检查逻辑综合装入器件多多器件划分自动错误定位定时驱动编译定时仿真功能仿真多器件仿真定时分析器件编程杭州康

35、芯电子98其他功能与其他 EDA工具良好接口MAX+PLUS IIAltera的门阵列转换工具包Verilog HDL 和VHDL 设计文件标准 EDA仿真器Verilog HDLVHDLEDIFSDF标准 EDAHDL文件标准 EDA原理图EDIFLMFTDFMAX系列FLEX系列Classic系列杭州康芯电子99工程设计的构成顶层设计编译器可以直接读取某些顶层设计EDIF网表文件VHDL网表文件Xilinx网表文件使用图形编辑器将OrCAD编辑的原理图保存为.gdf文件子设计 (下层模块)EDIF格式、 VHDL文件、 OrCAD原理图和Xilinx文件创建符号或者嵌入文件在图形编辑器里嵌

36、入符号或者在文本编辑器里嵌入文件其他的知识产权文件JEDEC文件、 ABEL文件和 PALASM文件转换工具在 Altera公司的ftp服务器上杭州康芯电子100编译器的输入和输出文件MAX+PLUS II设计文件(.gdf, .tdf, .vhd)MAX+PLUS II 编译器编译器网表提取模块 （包含各种网表的阅读器）功能、定时或链接 SNF提取模块EDIF、 VHDL 和Verilog Netlist生成模块数据库生成模块划分模块设计医生逻辑综合模块装入模块装配模块第三方 EDA设计文件(.edf, .sch, .xnf)功能仿真网表文件(.snf)定时仿真网表文件(.snf)编程文件(

37、.pof, .sof, .jed)第三方 EDA仿真和定时文件(.edo, vo, vho, sdo)映射文件(.lmf)指定和配置信息(.acf)杭州康芯电子101设计输入总结设计文件支持文件MAX+PLUS II图形编辑器MAX+PLUS II文本编辑器MAX+PLUS II符号编辑器MAX+PLUS II波形编辑器.gdf.tdf.vhd.sch.edf.xnfMAX+PLUS II第三方 EDA工具.sym.inc用户.wdf.lmf杭州康芯电子102MAX+PLUS II 的操作环境工具栏提供常用功能的快速启动状态提示条简要描述被选中的菜单命令和工具栏按钮“MAX+PLUS II”

38、菜单使你访问到MAX+PLUS II的所有功能“Help”菜单为你提供联机帮助工程路径和工程名称杭州康芯电子103应用系统投产设计说明书编译设计文件综合、适配与优化定时验证，时序仿真器件编程应用系统硬件测试修改设计设计输入MAX+PLUSII设计流程杭州康芯电子104设计输入多种设计输入方法MAX+PLUS II原理图设计输入文本设计输入使用 VHDL、AHDL等硬件描述语言第三方 EDA 工具EDIF文件利用开发工具FPGA-Express，或SYNPLIFY等生成 OrCAD编辑的原理图，Xilinx公司XNF格式的文件杭州康芯电子105设计输入文件MAX+PLUS II的图形编辑器MAX

39、+PLUS II的文本编辑器MAX+PLUS II的符号编辑器MAX+PLUS II的版图编辑器顶层文件.gdf顶层设计文件可以是下列格式： .gdf, .tdf, .vhd, .sch, 和.edf.wdf.vhd.sch.edf.xnf图形文件波形文件文本文件图形文件文本文件文本文件从其他 EDA工具输入OrCADSynopsys,ViewLogic,Mentor Graphics,等厂商的EDIF文件XilinxMAX+PLUS II自身产生VHDL/Verilog波形输入图形输入.tdf文本文件AHDL杭州康芯电子106建立一个新工程每个设计都都是一个工程，都必须有一个工程名工程名必须

40、与设计文件名一致（相符）工程名工程路径杭州康芯电子107杭州康芯电子1081、用纯原理图方式设计全加器杭州康芯电子109首先建立新目录！为设计工程建立一个新的目录-WORK 库新建目录杭州康芯电子110打开原理图编辑窗选原理图编辑器杭州康芯电子111用鼠标双击图面基本逻辑器件库，双击之二输入或门杭州康芯电子112用键盘打入输入引脚名，并回车同样方法引进输出引脚杭州康芯电子113完成半加器原理图杭州康芯电子114将半加器原理图存盘文件取名为 adderh.gdf杭州康芯电子115将半加器变成一单一元件，并入库注意，选此目录，可将当前文件变成原理图软件入库！杭州康芯电子116将当前设计文件设定为工

41、程文件注意，此路径的指示文件始终指向当前的工程文件！杭州康芯电子117开始编译/综合工程文件-半加器消掉此设置杭州康芯电子118按“START”键，开始编译！杭州康芯电子119为顶层设计文件-全加器的设计 另建一原理图编辑窗杭州康芯电子120双击此元件打开原理图编辑窗设计全加器原理图存盘！将当前文件设置成工程文件！杭州康芯电子121编译/综合前选定适配元件消去QUARTUS设置选择适配器件再选择适当的器件，以下假设所选的器件是EPF10K10LC84选择器件系列杭州康芯电子122编译！杭州康芯电子123选择波形编辑器仿真测试全加器的逻辑功能建立波形仿真文件输入测试信号杭州康芯电子124输入测试

42、信号全加器端口信号按此键杭州康芯电子125设置输入信号电平，启动仿真器启动仿真器杭州康芯电子126时序仿真逻辑测试正确杭州康芯电子127怎样利用GW48-CK系统测试我的设计项目呢？在EDA实验系统上测试设计的结果杭州康芯电子128首先选择测试电路请参阅或杭州康芯电子129选择电路结构模式5作为全加器的测试电路键3定义为：cin键2定义为：ain键1定义为：bin数码管1显示：sum数码管2显示：cout不妨作如下选择：杭州康芯电子130输入cin输入ain输入bin按此键选择电路模式NO.5显示sum显示cout这里插上的是10K10目标板杭州康芯电子131对于10K10器件，确定具体引脚号

43、实验板上若插有10K10，需选此列对于电路模式5，键1对应于10K10的第5脚，可输入bin键2则对应10K10的第6脚，可输入ain，依次类推。杭州康芯电子132根据电路结构模式NO.5查上表，EPF10K10器件对应： 加数 ain : PIO1 - IO1 对应引脚 - 6被加数 binB : PIO0 - IO0 对应引脚 - 5加和 sum : PIO8 - IO8 对应引脚 - 17低位进位 cin : PIO2 - IO2 对应引脚 - 7高位溢出位 cout : PIO9 - IO9 对应引脚 - 18杭州康芯电子133编译后，根据上表进行引脚锁定对选定器件10K10后，按ST

44、ART，先编译一次对然后进行引脚锁定杭州康芯电子134根据电路模式5锁定器件引脚逐一输入各信号引脚号按此键，确定引脚号杭州康芯电子135双击此标号观察适配报告引脚锁定后，进行编译、综合和适配双击此标号启动编程器适配报告用去两个逻辑宏单元杭州康芯电子136启动编程器并设置下载模式编程窗口被打开接着设置编程方式选Byteblaster（MV）杭州康芯电子137观察10K10器件内部配置的逻辑单元分布情况打开FloorPlan Editor窗口选Full Srreen窗口选LAB View选Last项全加器使用的两个LE单元杭州康芯电子138向EPF10K10下载成功！OK！杭州康芯电子139下载后

45、，根据全加器的真值表测试设计电路的正确性杭州康芯电子140输入bin=0输入bin=1输入cin=0输出sum=1cout=0选择模式5杭州康芯电子141bin=1ain=1cin=0sum=0cout=1，有进位 杭州康芯电子142bin=1ain=1cin=1sum=1cout=1杭州康芯电子143杭州康芯电子144电源开关和电源插口25芯下载接口模拟信号输入输出口PS/2接口RS232串行接口杭州康芯电子14525芯编程线与PC机的并行口相接插上电源杭州康芯电子146将编程下载线与PC机的打印机口相接杭州康芯电子147适配板目标芯片注意时钟频率选择电路结构模式NO.1编程下载ASIC外部

46、时钟信号选择区接向目标器件的时钟信号CLOCK1通过短路帽，CLOCK0上可选的时钟频率有14种：1Hz-50MHz注意，PCB板面抗高频干扰的细密栅孔铺层！杭州康芯电子148实验板上时钟信号 CLOKX 对应目标芯片的引脚号CLOK0的时钟信号进入10K10的第2脚杭州康芯电子149选择电路结构模式no.3电路结构模式选择键目标芯片芯核电压2.5V或1.8V选择帽硬件升级预留座硬件升级预留座目标芯片芯核电压5V或3.3V选择帽控制A/D、D/A输入输出插座A/D测试信号电位器杭州康芯电子150低压器件下载编程口5V器件下载编程口适配板下的智能控制电路可以将适配板从主板插座上拔下单片机接口控制

47、插座。注意，平时必须将两短路帽都插在左边！VGA接口杭州康芯电子151杭州康芯电子1522、用纯文本方式设计4位二进制加法计数器杭州康芯电子153开始！另建自己的工作目录杭州康芯电子154使用MAX+PLUSII中的文本编辑器使用文本编辑器，编辑VHDL程序Max+Plus II 提供文本编辑器，使用方法如下鼠标点击FILE和“New”选择文本编辑项杭州康芯电子155打开文本编辑器，输入VHDL程序，并存盘注意，存盘的文件名必须与程序的实体名一致取名并存盘杭州康芯电子156文件语法检查、将其变成元件入库，并设其为工程文件注意，此工程路径已经指向本项设计文件！即已指定cnt4.vhd为工程文件，

48、即顶层文件杭州康芯电子157用鼠标选择一个版本编译前，选择VHDL 的IEEE标准版本杭州康芯电子158语法错误定位缺分号?杭州康芯电子159改错后准备编译杭州康芯电子160选定器件，并编译选器件系列：FLEX10K消去勾选EPF10K10LC84-4杭州康芯电子161仿真选波形编辑器杭州康芯电子162编辑波形文件按此键，确定观察信号杭州康芯电子163设定仿真波形参数设定时钟周期设定仿真测试周期杭州康芯电子164加入时钟信号鼠标单击这里杭州康芯电子165波形文件存盘，启动波形仿真器启动波形仿真器杭州康芯电子166按“START”启动仿真杭州康芯电子167显示仿真结果，启动时序分析器延时9.6n

49、s启动时序分析器杭州康芯电子168测试最高时钟频率点击这里最高频率125MHz杭州康芯电子169引脚锁定杭州康芯电子170选定电路结构图3计数器的时钟信号由此键输入计数器的计数值由此数码管显示杭州康芯电子17110K10由结构图3查表确定对应的芯片引脚时钟输入第5脚，对应PIO0PIO16-19杭州康芯电子172查表，EPF10K10器件对应： 时钟 clk：PIO0 - IO0 对应引脚 - 5计数输出 q3.q0 : PIO19.PIO16 - IO19.IO16 对应引脚 - 30、29、 28、27杭州康芯电子173锁定引脚杭州康芯电子174编译和下载ITS OK!杭州康芯电子175计

50、数器的时钟信号由此键输入计数器的计数值由此数码管显示选模式3杭州康芯电子176按键一次计数加1杭州康芯电子177 将时钟信号由键输入换成由CLOCK0输入换一种方式输入时钟信号：杭州康芯电子178换接自动时钟信号CLOK0第2脚杭州康芯电子179更换CLK引脚上的外接信号=Perfect Engineer杭州康芯电子180计数器的时钟信号由CLOCK0输入：4Hz计数值显示杭州康芯电子1813、用纯文本与原理图混合方式设计译码显示计数器 PLEASE STOP！I MAKE IT!I CAN DO IT WELLMYSELF！杭州康芯电子1821、以4位加法器为例，介绍另一种引脚锁定方法九、引脚锁定和优化控制方法介绍2、以8位加法计数器为例，介绍优化控制方法杭州康芯电子1831、以4位加法器为例， 介绍另一种引脚锁定方法杭州康芯电子1844位加法器： ADD4.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;