集成寄存器和移位寄存器

1、6.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 寄存器与移位寄存器均是数字系统中常见的主要部件，寄存器用来存入二进制数码或信息，移位寄存器除具寄存器的功能外，还可将数码移位。 6.4.1 寄存器寄存器 1. 寄存器寄存器 寄存器是存放二进制数码，就必须有记忆单元即触发器，每个触发器能存放一位二进制码，存放N位数码，就应具有N个触发器。寄存器为了保证正常存数，还必须有适当的门电路组成控制电路。1DF1C11DC1CPQ2Q1D1Q2Q1D21DC1Q3Q3D31DC1Q4Q4D4F2F3F4图 6 41 四位锁存器的逻辑图 寄存器接收数码或信息的方式有两种：单拍式和双拍式。 双拍式。第一拍

2、，在接收数据前，先用复零负脉冲使所有触发器恢复至“0”态。第二拍，在接受指令端加入接受指令(正脉冲)。将每一个与非门打开，把输入端数据写入相应的触发器中。 单拍式。接受命令将全部与非门打开，如输入数据是1，则使Sd=0、Rd=1,触发器无论原来是何态，均将触发器置“1”，即将数据“1”写入触发器。如输入数据是“0”，则使Sd=1，Rd=0,触发器置“0”，将数据写入触发器。 利用Rd, Sd端，而将输入激励端作为它用， 图 6 - 43即是采用Rd, Sd寄存数据的电路。其中，图(a)是双拍式，图(b)是单拍式。 QARdSdQAQBRdSdQCRdSdQBABC复0接受指令QARdSdQAQ

3、BRdSdQCRdSdQBABC接受指令QCQC(a)(b)&图 6 43 利用Rd, Sd组成寄存器 2. 基本寄存器基本寄存器 通常所说的寄存器均为基本寄存器。图6-42是中规模集成四位寄存器 74LS175的逻辑图，其功能表如表6- 21所示。 1DC1QQ1DC1QQ1DC1QQ1DC1QQD0D1D2D3CPCPCrQ3Q2Q1Q0CrCrCr11图 6 42 74LS175 表 6 21 功能表 当时钟脉冲CP为上升沿时，数码D0D3可并行输入到寄存器中去，因此是单拍式。四位数码Q0Q3并行输出， 故该寄存器又可称为并行输入、并行输出寄存器。Cr为0， 则四位数码寄存器异步清零。C

4、P为0，Cr为1，寄存器保存数码不变。若要扩大寄存器位数，可将多片器件进行级联。6.4.2 移位寄存器移位寄存器 移位寄存器的设计比较容易，因为它的状态要受移位功能的限制。如原态为 010，当它右移时，其次态只有两种可能，当移进1 时，则次态为 101；如移进 0，则次态为001。不可能有其它的次态出现，否则就失去移位功能。以 3 位右移为例，输入信号用R表示。则状态迁移可用方程表示如下： nnnnRnQQQQSQ11201110 用D触发器组成时，由于Qn+1=D，故D0=SR，D1=Qn0,D2=Qn1，按此方程连接电路如图 6 - 44(a)所示。 如用JK触发器实现，由于其特征方程为

5、， 故将移位方程作如下变化nnnQKQJQ_1_121221_212_21012_010110_101_10011_000_00_010,)(,)(,)(nnnnnnnnnnnnnnnnnnnnnnRRnRnRnnRRnQKQJQQQQQQQQQQKQJQQQQQQQQQSKSJQSQSQQSSQ(a)1DC1CPQ0SRQ01DC1Q1Q11DC1Q2Q21JC1CPQ0SRQ01JC1Q1Q11JC1Q2Q21K1K1K1(b)图 6 44 三位右移寄存器(a)D触发器实现；(b) JK触发器实现如要组成左移 _22_2121_101022110,LLmnmnLnnSKSJQKQJQKQJ

6、SDQDQD如要组成左移则 (a)(b)1DC1CPQ2SLQ21DC1Q1Q11DC1Q0Q01JC1CPQ2SLQ21JC1Q1Q11JC1Q0Q01K1K1K1图 6 45 三位左移寄存器(a) D触发器实现； (b) JK触发器实现 将左、右移三位寄存器结合在一起，加上控制信号X，就可组成双向移位寄存器，X=1左移，X=0右移。 以D触发器为例，其激励函数为 RnnnnLSXXQDQXXQDQXXSD_100_211_21DC1CPQ0Q01DC1CPQ1Q11DC1CPQ2Q2SRCPx&图 6 46 三位双向移位寄存器 6.4.3 集成移位寄存器功能分析及其应用集成移位寄存器功能分

7、析及其应用 1. 典型移位寄存器介绍典型移位寄存器介绍 74LS194 是一种典型的中规模集成移位寄存器。它是由 4 个RS触发器和一些门电路所构成的 4 位双向移位寄存器。其逻辑图及符号图如图 6 - 47 所示，功能表如表 6 - 22 所示。 1&11SC11RR&11SC11RR&11SC1R&11SC1R1CrSRD0D1D2D3SL11S011S1CPQ3Q2Q1Q0F0F2G11R1RF1G2F3(a)(c)Q0SRCP1 /2C41(1)SRG4Q1Q2Q31,4D0RS1S0CrM303,4D3,4D3,4D3,4D2,4DDLD3D2D1D0(9)(10)(11)(2)(3

8、)(4)(5)(6)(7)(15)(14)(13)(12)(b)Q0Q1Q2Q3D374LS194CrCPS0SLD2D1D0SR(8)(9)(10)(15)(14)(13)(12)(1)(3)(5)(7)(2)(4)(6)S1图 6 47 74LS194四位双向通用移位寄存器(a) 逻辑电路图；(b) 惯用符号； (c) 新标准符号 表 6 22 74LS194功能表 2. 移位寄存器的移位寄存器的应用应用 (1) 在数据传送体系转换中的应用。数字系统中的数据传送体系有两种，具体介绍如下： 串行传送体系。每一节拍只传送一位信息，N位数据需N个节拍才能传送出去。 并行传送体系。一个节拍同时传送

9、N位数据。 在数字系统中，两种传送系统均存在，如计算机主机对信息的处理和加工是并行传送数据的，而信息的传播是串行传送数据的，因此存在两种数据传送体系的转换。 串行转换为并行。串行转换为并行。 Q010110Q101100Q211000Q3100001011CPSR并行输出4CP3CP2CP1CP串行输入图 6 48 串行转换为并行示意图 并行转换为串行。并行转换为串行。 Q00001Q10010Q20101Q31011CPSR4CP3CP1011串行输出2CP1CP01011并行输入图 6 49 并行转换为串行示意图 例例 12 用74LS194 组成七位串行输入转换为并行输出的电路。 解解

10、转换电路如图 6 - 50 所示，其转换过程的状态变化如表 6 - 23 所示。 Q0Q1Q2Q3S1S0CrD0D1D2D3SRQ0Q1Q2Q3S1S0CrD0D1D2D3SRQ4Q3Q2Q111Q5Q6Q7Q8转换完成信号1串行输入d6 d0清0CP74LS194()74LS194()1并行输出CPCP图 6 50 七位串入并行输出转换电路 表 6-23 七位串入并出状态表 例例 13 用 74LS194组成七位并入转换为串出。 解解 图 6 - 51 是转换电路，其转换过程的状态变化如表 6 - 24 所示。S1S0D0D1D2D3SRS1S0D0D1D2D3SRQ011Q4Q5Q6Q7

11、1CP74LS194()74LS194()d3d2d1“1”d4d5d6d7Q1Q2Q3串行输出转换完成信号STCPCP&并行输入21图图 6 51 七位并入七位并入串出转换电路串出转换电路 表表 6-24 七位并入七位并入串出状态表串出状态表 (2) 组成移位型计数器。 组合控制逻辑n 位移位寄存器Q0Q1Qn1QnFCP图 6 52 移位型计数器一般结构 100011100001000011110111110100011100110010100100110100101011100101100011001010011101011110010101(a)(b)10011000100001010

12、111101111010010011100图 6 53 移位寄存器的全状态图(a) 三位移位寄存器全状态图； (b) 四位移位寄存器全状态图 例例14 设计模 10 移位型计数器。 解解 模 10 计数器需 4 级触发器，所以从图 6-53 的四位移位寄存器全状态图上选循环周期为10的状态迁移序列。当然会有多种不同的选取组合，从中任选一种即可。 我们选如下序列：08410131415731其余不用的状态可作为无关项处理，为了保证具有自启动能力，将其引入有效循环如图6 - 54所示。实现器件可以用触发器和门电路实现； 也可选取中规模集成电路实现。 图 6 54 例 14 状态迁移图 000010

13、0001001010110100010011011111111110001001101100100101011011011110101000001表 6-25 状态迁移关系 图 6 55 例 14 移位型十进制计数器 1000000111Q2Q3Q0Q110110011010001(a)(b)00011110D0D1D3D2D5D7D0D1D2D3D4D5D6A2A1A0八选一D774LS194Q0Q1Q2Q3S1“0”“1”S2“0”“1”CPFD4D6 移位型计数器中有两种常用计数器，即环型计数器和扭环型计数器。 环型计数器具有如下特点：其进位模数与移位寄存器触发器数相等；结构上其反馈函数

14、F(Q1Q2Qn)=Qn，图6 - 56 是用 74LS194 构成的四位环型计数器及其状态迁移图。如起始态为Q0Q1Q2Q3=1000，其状态迁移为 1000010000100001，但存在无效循环和死态(如 0 和15)，即无自启动能力。 Q0Q1Q2Q3S1S0CPSR74LS194111110100101000010000100000100101001110000110110110111101011011101图 6 56 四位环型计数器 由于我们选定环型计数器每个状态只有一个“1”(或选定每个状态只有一个“0”)，故无需译码即可直接用于顺序脉冲发生器。但环型计数器状态利用率低，16个

15、状态仅利用了4 个状态。 扭环型计数器(又称为约翰逊计数器)。其特点是：进位模为移位寄存器触发器级数n的 2 倍，即为2n；电路结构上反馈函数F(Q1Q2:Qn)=Qn。图 6 - 57 是用 74LS194 构成的扭环形计数器，由于存在一个无效循环，故无自启动能力。 Q0Q1Q2Q3S1S0SR74LS194000000011000001111000111111011110100100110100010110101010110101101CP1图 6 57 四位扭环型计数器 扭环形计数器可以获得偶数计数器(或称为偶数分频器)，如要获得奇数分频器，其反馈函数由相邻两触发器组成，即F=QmQm+

16、1。其规律如下：以右移为例， F=Q0Q1得三分频电路；F=Q1Q2得五分频电路；F=Q2Q3 得七分频电路。如要得九分频以上的电路，则应将多片四位 74LS194 扩展为八位，举例如下。 例例 15 74LS194 电路如图 6 - 58 所示，列出该电路的状态迁移关系，并指出其功能。 解 状态迁移关系如表 6 - 26 所示，由所得状态迁移关系，可看出是七个状态一循环，故为 7 分频电路，即fo=1/7fCP。 其波形图如图 6 - 59 所示。 图6-58 例15电路图S1S0SLD3D2D1D0Cr74LS194CPSRQ0Q1Q2Q31&0表 6 26 状态迁移关系 图 6 59 例

17、 15 波形图 CPQ0Q1Q2Q3S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCr&S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCr(a)(b)(c)S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCrS1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCrCP&图 6 60 三种奇数分频电路 *6.5 序列信号发生器序列信号发生器 序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用移位寄存器或计数器构成。 序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种： (

18、1) 最大循环长度序列码，M=2n。 (2) 最长线性序列码(m序列码)，M=2n-1。 (3) 任意循环长度序列码，M2n。 6.5.1 序列信号发生器的设计序列信号发生器的设计 1. 反馈移位型序列信号发生器反馈移位型序列信号发生器 组合反馈网络Q1Q2QnSR(SL) n位移位寄存器ZCP图 6 61 反馈移位型序列信号发生器框图 其设计按以下步骤进行： (1) 根据给定序列信号的循环长度M，确定移存器位数n, 2n-1M2n。 (2) 确定移位寄存器的M个独立状态。 将给定的序列码按照移位规律每n位一组，划分为M个状态。若M个状态中出现重复现象，则应增加移存器位数。用n+1位再重复上述

19、过程，直到划分为M个独立状态为止。 (3) 根据M个不同状态列出移存器的状态表和反馈函数表，求出反馈函数F的表达式。 (4) 检查自启动性能。 (5) 画逻辑图。 例例 16 设计一个 00011101 序列发生器。 解解 (1) 确定移存器的位数n。因M=8，故n3，选定为三位，用74LS194 的三位。 (2) 确定移存器的八个独立状态。将序列码00011101按照每三位一组，划分为八个状态，其迁移关系如下所示： (3) 作出反馈函数表，如表6-27 所示，由迁移关系可看出移存器只进行左移操作，因此S1=1, S0=0。将F(SL)的卡诺图填入图 6 - 62(a)中，选用四选一实现F(S

20、L)函数，其逻辑图如图 6 - 62(b)所示。 表 6 27 反馈函数表图 6 62 00011101 序列信号发生器 (a)1110000111Q1Q2Q010000101(b)74LS194Q1S0S101CPCrQ0Q2A1A0D0D1D2D3四选一SLF输出1 例例 17 设计一个产生 100111序列的反馈移位型序列信号发生器。 解解 (1) 确定移存器位数n。因M=6，故n3。 (2) 确定移存器的六个独立状态。 将序列码100111按照移位规律每三位一组，划分六个状态为 100、001、011、111、111、110。其中状态111 重复出现，故取n=4，并重新划分六个独立状态

21、为 1001、0011、0111、1111、1110、1100。因此确定n=4， 用一片74LS194 即可。 (3) 反馈激励函数表，求反馈函数F的表达式。 根据每一状态所需要的移位输入即反馈输入信号，列出反馈函数表如表 6 - 28 所示。从表中可见，移存器只需进行左移操作，因此反馈函数F=SL。表 6-28也表明了组合反馈网络的输出和输入之间的函数关系，因此可填出F的卡诺图如图 6 -63(a)所示，并求得 _20_2_0)(QQQQSFL表表 6 28 例例 17 反馈函数表反馈函数表 (4) 检查自启动性能。 1111000001111000011110Q0Q1Q2Q31010010

22、0100100110010010111001110主(a)(b)01111111000000011000101101101101F(SL)图 6 63 例 17F的卡诺图和移存器的全状态图 11111111110000000001111000011110Q0Q1Q2Q3(b)F(SL)101001001001001101101100主(a)0001011100100000100011111110101111010101图 6 64 修正后的全状态图和F的卡诺图 74LS194Q0Q1Q2Q3S1S0SL10CPD0D1D2D3A0A1ZYF四选一MUX“1”图 6 65 例 17 逻辑电路图

23、2. 计数型序列码发生器计数型序列码发生器 组合反馈网络Q1Q2Qn模M计数器ZCP图 6 66 计数型序列码发生器结构框图 例例 18 设计 1101000101 序列信号发生器。 解解 由于给定序列长度P=10，故先用 74LS161 设计一个模10的计数器，我们利用74LS161 的预置端LD，用后 10 个状态，即 01101111。令该 10 个状态中每一个状态的输出符合给定序列的要求，列出其真值表如表 6-29所示，对应的输出卡诺图如图6-67(a)所示。采用八选一数据选择器实现，电路如图 6 - 67(b) 所示。 表 6 29 真值表 图 6 67 例 18 设计过程及逻辑图

24、000111QBQAQDQC101101100100D0D1D2D3D4D5D6A2A1A010F01101八选一数据选择器(a)(b)00011110D774LS161QDQCQBQAOCLDCP01010DADBDCDD“1”PTCr“1” 例例 19 设计一个能同时产生两组代码的信号发生器， 这两组代码分别是：F1=110101和F2=010110。 解解 首先用 74LS194 设计一个具有自校正的模6 扭环型计数器如图 6 - 68(a)所示，并画出输出序列卡诺图如图 6 - 68(b)所示。然后用一片 3 - 8 译码器和与非门实现输出组合逻辑。最后画出逻辑图如图 6 - 68(c) 所示。 110000111Q1Q2Q01011001F1001000111Q1Q2Q01011001F2(a)(b)(c)Q0Q1Q2Q3S1S0D3D2D1D011101T454SR&CP1“1”000110100001111011010101Q0Q1Q