数字系统设计方法实用教案

1、课程(kchng)安排 一、可编程逻辑(lu j)器件基础 二、数字系统设计方法 三、Verilog HDL硬件描述语言 四、开发软件介绍 五、应用实验 六、考核方式第1页/共27页第一页，共27页。二、数字(shz)系统设计方法 1 EDA技术及其发展 2 数字(shz)系统设计技术 3 FPGA/CPLD的设计流程 4 常用的EDA软件工具 5 EDA技术的发展趋势第2页/共27页第二页，共27页。1.EDA技术(jsh)及其发展1.1 EDA技术(jsh)的发展EDA（Electronic Design Automation）就是以计算机为工作平台，以EDA软件工具为开发环境(hunjn

2、g)，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。第3页/共27页第三页，共27页。1.EDA技术(jsh)及其发展1.1 EDA技术(jsh)的发展1CAD（Computer Aided Design）设计后端使用的工具(gngj)（布局、布线、版图绘制）2CAE（Computer Aided Engineering）设计前端使用得工具(gngj)（HDL仿真、逻辑综合、时序分析）3EDA（Electronic Design Automation）涉及到设计的各个阶段第4页/共27页第四页，共27页。1.EDA技术(jsh)及其发展1.2 EDA技术(jsh)的

3、应用范畴第5页/共27页第五页，共27页。1.EDA技术(jsh)及其发展1.3 EDA技术(jsh)的新发展在在FPGAFPGA上实现上实现(shxin)DSP(shxin)DSP应用应用 嵌入式处理器软核的成熟嵌入式处理器软核的成熟 电子技术领域全方位融入电子技术领域全方位融入EDAEDA技术技术 更大规模的更大规模的FPGAFPGA和和CPLDCPLD器件不断推出器件不断推出 IPIP核的广泛应用核的广泛应用 高级硬件描述语言的出现高级硬件描述语言的出现第6页/共27页第六页，共27页。1.EDA技术(jsh)及其发展1.4现代EDA技术(jsh)的特征（1）采用(ciyng)硬件描述语

4、言（HDL）进行设计（2）逻辑综合与优化（3）开放性和标准化（4）更完备的库（Library）第7页/共27页第七页，共27页。2.数字系统设计(shj)技术2.1 Top-down设计(shj)Top-down的设计须经过“设计验证修改(xigi)设计再验证”的过程，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。 第8页/共27页第八页，共27页。2.数字(shz)系统设计技术 Top-down设计(shj)举例第9页/共27页第九页，共27页。2.数字系统设计(shj)技术2.2 Bottom-up设计(shj)第10页/共27页第十页，共27

5、页。2.数字系统设计(shj)技术2.3 IP核与SOC设计(shj)IP（Intellectual Property）：原来）：原来(yunli)的的含义是指知识产权、著作权，在含义是指知识产权、著作权，在IC设计领域指设计领域指用于用于ASIC、ASSP和和PLD等当中，并且是预先等当中，并且是预先设计好的电路模块。设计好的电路模块。IP核（核（IP模块）：指功能完整，性能指标可靠，模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。已验证的、可重用的电路功能模块。IP复用（复用（IP reuse）第11页/共27页第十一页，共27页。2.数字(shz)系统设计技术2.3 I

6、P核与SOC设计(shj)软核软核-是用是用HDLHDL文本形式提交给用户，它经过文本形式提交给用户，它经过RTLRTL级级设计设计(shj)(shj)优化和功能验证，但其中不含有任何优化和功能验证，但其中不含有任何具体的物理信息。具体的物理信息。 固固IP-介于软核和硬核之间，除了完成软核所有的设计介于软核和硬核之间，除了完成软核所有的设计外，还完成了门级电路综合和时序仿真等设计环节。一外，还完成了门级电路综合和时序仿真等设计环节。一般以门级电路网表的形式提供给用户。般以门级电路网表的形式提供给用户。硬硬IP-基于半导体工艺的物理设计，已有固定的拓扑基于半导体工艺的物理设计，已有固定的拓扑布

7、局和具体工艺，并已经过工艺验证，具有可保证的布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件。和全套工艺文件。第12页/共27页第十二页，共27页。2.数字系统(xtng)设计技术2.3 IP核与SOC设计(shj)SOC： SYSTEM ON a CHIP第13页/共27页第十三页，共27页。3.FPGA/CPLD的设计(shj)流程3.1 FPGA/CPLD 的开发(kif)流程第14页/共27页第十四页，共27页。3.2 设计(shj)输入3.FPGA/CPLD的设计(shj)流程1.

8、 原理图输入(Schematic diagrams )2、硬件(yn jin)描述语言 (HDL文本输入)（1）ABEL-HDL（2）AHDL（3）VHDL（4）Verilog HDLIEEE标准标准硬件描述语言与软件编程语言有本质的区别硬件描述语言与软件编程语言有本质的区别第15页/共27页第十五页，共27页。3.3 功能(gngnng)仿真3.FPGA/CPLD的设计(shj)流程前仿真，不考虑延时信息前仿真，不考虑延时信息(xnx)验证电路功能与结构是否符合设计要求验证电路功能与结构是否符合设计要求使用专用的仿真工具使用专用的仿真工具第16页/共27页第十六页，共27页。3.3 综合(z

9、ngh)（synthesize)3.FPGA/CPLD的设计(shj)流程将较高层次的设计描述自动转化为较低层次描述的过程行为综合：从算法(sun f)表示、行为描述转换到寄存器传输 级（RTL）逻辑综合：RTL级描述转换到逻辑门级（包括触发器）版图综合或结构综合：从逻辑门表示转换到版图表示， 或转换到PLD器件的配置网表表示 综合器是能够自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路结构网表的工具第17页/共27页第十七页，共27页。3.3 综合(zngh)（synthesize)3.FPGA/CPLD的设计(shj)流程C、ASM.程序(chngx)CPU

10、CPU指令指令/ /数据代码：数据代码：010010 100010 1100010010 100010 1100软件程序编译器软件程序编译器 COMPILERCOMPILER软件编译器和硬件综合器区别软件编译器和硬件综合器区别VHDL/VERILOG.程序 硬件描述语言硬件描述语言 综合器综合器 SYNTHESIZERSYNTHESIZER为为ASICASIC设计提供的设计提供的 电路网表文件电路网表文件（a）软件语言设计目标流程）软件语言设计目标流程（b）硬件语言设计目标流程）硬件语言设计目标流程第18页/共27页第十八页，共27页。3.4 适配（Fitter）3.FPGA/CPLD的设计(

11、shj)流程将综合生成的逻辑网表根据具体的将综合生成的逻辑网表根据具体的FPGA/CPLD器件进行器件进行配置配置实现实现(shxin)布局与布线（布局与布线（PAR，Place And Route）面积与速度的平衡面积与速度的平衡生成文件：仿真文件、编程文件生成文件：仿真文件、编程文件必须使用器件开发商提供的工具必须使用器件开发商提供的工具第19页/共27页第十九页，共27页。3.5 时序(sh x)仿真3.FPGA/CPLD的设计(shj)流程将布局布线生成的延时信息反标注将布局布线生成的延时信息反标注(bio zh)到设到设计网表中进行的仿真计网表中进行的仿真包含门延时和布线延时，仿真准

12、确包含门延时和布线延时，仿真准确第20页/共27页第二十页，共27页。3.6编程（Program） 3.FPGA/CPLD的设计(shj)流程 把适配后生成的编程文件装入到把适配后生成的编程文件装入到PLD器件中的过器件中的过程，或称为配置、下载。程，或称为配置、下载。 通常将对基于通常将对基于EEPROM工艺工艺(gngy)的非易失结的非易失结构构PLD器件的下载称为编程（器件的下载称为编程（Program），将基于），将基于SRAM工艺工艺(gngy)结构的结构的PLD器件的下载称为配置器件的下载称为配置（Configure）。）。第21页/共27页第二十一页，共27页。3.FPGA/CP

13、LD的设计(shj)流程第22页/共27页第二十二页，共27页。4.1集成(j chn)的CPLD/FPGA开发工具 4.常用(chn yn)的EDA工具软件第23页/共27页第二十三页，共27页。4.2逻辑(lu j)综合工具（Synthesis Tools）4.常用(chn yn)的EDA工具软件第24页/共27页第二十四页，共27页。4.3仿真(fn zhn)工具（simulation tools）4.常用(chn yn)的EDA工具软件第25页/共27页第二十五页，共27页。5.EDA技术(jsh)的发展趋势u 超大规模集成电路的集成度和工艺水平不断提高。超大规模集成电路的集成度和工艺水平不断提高。u 市场对系统的集成度不断提出更高的要求。市场对系统的集成度不断提出更高的要求。u 高性能的高性能的EDAE