电子科技大学836数字电路2016

1、利用全加器构成全减器利用全加器构成全减器对应关系及变化：对应关系及变化： 被加数被加数被减数被减数 不变不变 ； 加数加数减数减数 取非；取非；进位输入进位输入/输出输出借位输入借位输入/输出输出 取非，改为低电平有效；取非，改为低电平有效；本位和本位和本位差本位差 不变；不变；NBIYXDNBIYNBIXYXTBOU S = X Y CICO= XY+X CI+YCI 全加器全加器 全减器全减器 X YCI COS一位全加器一位全加器一位全减器一位全减器XYBINBOUTDNBIYXDNBIYNBIXYXTBOU S = X Y CICO= XY+X CI+YCI 全加器全加器 全减器全减器

2、 例例1：用：用4位加法器实现位加法器实现4位减法运算位减法运算方法方法1：用：用4个一位全加器级联个一位全加器级联X0 Y0X1 Y1X2 Y2X3 Y3BOUT_LBIN_L1BINBOUT0方法方法2：用：用4位加法器位加法器74X283补码加法溢出的判断补码加法溢出的判断0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1CiX YSCi+1全加器真值表全加器真值表Ci Ci+1例：例：用用4位加法器实现位加法器实现4位加位加/减法器减法器例：用例：用4位加法器实现位加法器实现4位减法运算位减法

3、运算方法方法1：用：用4个一位全加器级联个一位全加器级联溢出的判断？溢出的判断？A4A3A2A1 B4B3B2B1F4 F3 F2 F1COCIe4 e3 e2 e1a4a3a2a16 6举举 例例例：设计一个将4位二进制数转换为8421BCD码的电路用门电路实现用加法器实现用加法器和比较器实现6 67 7例：使用一片例：使用一片74LS8574LS85（比较器）、一片（比较器）、一片74LS28374LS283（加法器）和必要的门，设计一个电路，将加法器）和必要的门，设计一个电路，将2421BCD2421BCD码（码（X3X2X1X0X3X2X1X0）转换为余）转换为余3 3码（码（Y3Y2

4、Y1Y0Y3Y2Y1Y0）。）。 十进制数2421码余三码十进制数2421码余三码000000011510111000100010100611001001200100101711011010300110110811101011401000111911111100规律？规律？输入输入 4输入输入4输出输出=输入输入+0011输出输出=输入输入-0011加加/减法器减法器比较器输出比较器输出AGTBOUT=0比较器输出比较器输出AGTBOUT=1不用比较器可以实现吗不用比较器可以实现吗？8 8分析，已知电路输入X=X1X0，输出Y=Y4Y3Y2Y1Y0，求X和Y的关系。8 8举举 例例若若X为为2

5、位二进制整数位二进制整数，要实现要实现Y=5X呢呢？若若X=X3X2X1X0为为4位位二进制数二进制数，要，要实现实现Y=5X？例题例题用加法器实现：用加法器实现：A X 6，A X 5.25 设设A、B为四位二进制数，试用为四位二进制数，试用1片四位二进片四位二进制加法器实现函数制加法器实现函数Y4AB。9 9设计将设计将BCDBCD码转换成余码转换成余3 3码的码制转换电路码的码制转换电路方案一：利用基本门电路（方案一：利用基本门电路（SSISSI）实现）实现1、列真值表、列真值表0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1

6、01 0 1 11 1 0 00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 0 1 1 1 1X3X0F3F0d2、卡诺图化简（多输出函数）、卡诺图化简（多输出函数）3、电路处理，得到电路图、电路处理，得到电路图 “与与- -或或”式式 “与非与非- -与非与非”式式 “或或- -与与”式式 “或非或非- -或非或非”式式方案二：利用中规模集成电路方案二：利用中规模集成电路MSIMSI实现实现 译码器实现多输出函数译码器实现多输出函数思考：有没有更好的方法？思考：有没有更好的方法？设计将设

7、计将BCDBCD码转换成余码转换成余3 3码的码制转换电路码的码制转换电路一个更好的方法：余一个更好的方法：余3码码 BCD码码 3 利用加法器（利用加法器（MSI）实现）实现A0A1A2A3B0B1B2B3C0S0S1S2S3C474x283X0X1X2X3F0F1F2F3VCC1100举举 例例用用4位二进制加法器位二进制加法器74x283和门电路设计一和门电路设计一个电路，将个电路，将4位余位余3码转换为码转换为4位格雷码。写位格雷码。写出设计过程，并画出电路连接图。出设计过程，并画出电路连接图。1) 用用4位加法器位加法器74x283将将4位余位余3码转换为码转换为4位位二进制码；二进

8、制码；2) 用若干门电路将用若干门电路将4位二进制码转换为位二进制码转换为4位格雷位格雷码。码。12121313实现两个实现两个BCDBCD码的加法运算码的加法运算思考：两个思考：两个BCD码与两个码与两个4位二进制数相加的区别位二进制数相加的区别 如果如果(X+Y)产生进位信号产生进位信号C 或或 在在 10101111 之间之间 需要进行需要进行修正修正 结果加结果加6利用利用 F 表示是否需要修正表示是否需要修正F = C + S3S2S1S0 + S3S2S1S0 + S3S2S1S0 + S3S2S1S0 + S3S2S1S0 + S3S2S1S0S1S0S3S200 01 11 1

9、000011110111111F = C + S3S2 +S3S11414相加相加判别判别修正修正A0 S0A1 S1A2 S2A3 S3B0B1B2B3C0 C474x283A0 S0A1 S1A2 S2A3 S3B0B1B2B3C0 C474x283X0X1X2X3Y0Y1Y2Y3F0F1F2F3CO实现两个实现两个BCDBCD码的加法运算码的加法运算 需要需要2个加法器，分别进行加法运算和修正个加法器，分别进行加法运算和修正 判别逻辑：判别逻辑： F = C + S3S2 +S3S1 电路组成电路组成F实现两个实现两个BCDBCD码的减法运算？码的减法运算？1515举举 例例例：试用加法

10、器和必要的门，实现2位无符号二进制数相乘。例：将2位8421BCD码转换成7位二进制码15151616分析下列由一个一位全加器、分析下列由一个一位全加器、1个个2-4译码器以及与非译码器以及与非门构成的组合电路，写出输出信号门构成的组合电路，写出输出信号F(a,b,c)函数及函数及FD(a,b,c)的最大项列表形式。（的最大项列表形式。（2011年考研题）年考研题）答案：答案：1717设计一个代码转化电路，实现如下要求：（2011年考研题）年考研题）（a）如果输入的4位二进制数A3A2A1A0是有效5421BCD码，输出B3B2B1B0为对应的8421BCD码。试用4位全加器实现该功能。 (b

11、) 如果输入的4位二进制数A3A2A1A0是无效5421BCD码，输出指示信号I=1,否则I=0。试用4位比较器实现该功能。 5421码编码方案十进制数5421BCD码十进制数5421BCD码00000510001000161001200107101030011810114010091100（a）当）当A3=0时，加时，加0000；当；当A3=1时，减时，减0011，即加，即加1101； （b）当低三位大于）当低三位大于100时，输出时，输出I=1。1818如图所示的组合电路由三个如图所示的组合电路由三个4位二进制加法器位二进制加法器74x283和非门电路组成，输入信和非门电路组成，输入信号为

12、两个号为两个4位二进制数位二进制数B3B2B1B0和和A3A2A1A0 。试完成：（共。试完成：（共10分）分） 当最左侧当最左侧74x283加法器输出加法器输出Cout=0时，整个电路的输入输出关系；（时，整个电路的输入输出关系；（4分）分） 当最左侧当最左侧74x283加法器输出加法器输出Cout=1时，整个电路的输入输出关系；（时，整个电路的输入输出关系；（4分）分） 整个电路实现何种逻辑功能？（整个电路实现何种逻辑功能？（2分）分）1919求一个求一个n位二进制补码表示数的补数就是将其逐位求反再加位二进制补码表示数的补数就是将其逐位求反再加1，比如比如4位二进制数位二进制数0110的补

13、数为的补数为1010，1101的补数为的补数为0011。构。构建一个电路，输入为建一个电路，输入为32位数位数A（a31a30a1a0），输出为其补），输出为其补数数B；该电路由；该电路由16个相同的模块构成，每个模块完成个相同的模块构成，每个模块完成2位运算，位运算，电路的框图如图电路的框图如图2所示：所示：图图22020（1）写出图中每个模块的真值表。（它有三个输入）写出图中每个模块的真值表。（它有三个输入A1、A0和和CI，及三个输出，及三个输出B1、B0和和CO）。（）。（6分）分）（2）用一片）用一片3-8译码器译码器74x138和三个与非门实现该模块。和三个与非门实现该模块。（6分

14、）分） （3）假设）假设74x138的延迟时间为的延迟时间为40ns，与非门的延迟时间为，与非门的延迟时间为15ns，计算每个模块的延迟时间以及整个电路总的延迟时，计算每个模块的延迟时间以及整个电路总的延迟时间。（间。（3分）分）21212121时钟同步状态机分析时钟同步状态机分析 分析下图中的时钟同步状态机。分析下图中的时钟同步状态机。1、写出激励方程写出激励方程、输出方程输出方程、转移表转移表，以及状态以及状态/输出表输出表（状态状态Q1Q2=0011使用状态名使用状态名AD）。）。2、假设机器的起始状态为假设机器的起始状态为00，请写出当输入，请写出当输入X=110010001时时的输出

15、序列的输出序列Z。22222222试分析下图所示电路的逻辑功能。试分析下图所示电路的逻辑功能。1.求出电路的激励方程，输出方程；求出电路的激励方程，输出方程； 2.建立转换建立转换/输出表和状态输出表和状态/输出表，用输出表，用S0,S1,S2,S3表示表示Q2Q1=00,01,10,11。23232323 用用D D触发器设计一个时钟同步状态机，它的状态触发器设计一个时钟同步状态机，它的状态/ /输输出表如下表所示。使用两个状态变量（出表如下表所示。使用两个状态变量（Q1Q1和和Q2Q2），），状态赋值为状态赋值为A=00A=00，B=11B=11，C=10C=10，D=01D=01。写出转

16、换写出转换表、激励方程式和输出方程式，画出电路图。表、激励方程式和输出方程式，画出电路图。 SX01AB，1C，0BD，0A，0CB，1C，1DD，1A，0 S*，Z时钟同步状态机设计时钟同步状态机设计2424计数器计数器模（模（modulus）：）：循环中的状态个数循环中的状态个数模模m计数器（又称计数器（又称 m分频计数器）分频计数器）n位二进制计数器？位二进制计数器？状态图中包含有一个循环的任何时钟时序电路状态图中包含有一个循环的任何时钟时序电路S1S2S3SmS5S4ENENENENENENENENENENENENEN25252525例：在某计数器的输出端观察到下图所示的波形，例：在某

17、计数器的输出端观察到下图所示的波形，试确定该计数器的模。试确定该计数器的模。 某自然二进制加法计数器，其模为某自然二进制加法计数器，其模为1616，初始状态为，初始状态为00000000，则经过，则经过20082008个有效计数脉冲后，计数器的状态个有效计数脉冲后，计数器的状态为（为（ ）。）。(a) 0110 (b) 0111 (c) 1000 (d)1001 (a) 0110 (b) 0111 (c) 1000 (d)1001 计数器计数器26262626计数器的设计计数器的设计1）用触发器构造；）用触发器构造；试用正边沿触发试用正边沿触发D触发器及门电路设计一个触发器及门电路设计一个3位

18、格雷位格雷码计数器。码计数器。一个状态转换为一个状态转换为024130的模的模5同步同步计数器计数器用用JK触发器设计一个同步计数器电路。触发器设计一个同步计数器电路。X=0时为时为M=5的加法计数器，状态为的加法计数器，状态为0，1，2，3，4。当。当X=1时为时为M=5的减法计数器，状态为的减法计数器，状态为7，6，5，4，3。计数器计数器同步清零和异步清零同步清零和异步清零74x163（同步清零）（同步清零）272774x161（异步清零）（异步清零）282828282 2）用计数器芯片实现。）用计数器芯片实现。1. 用74x163和必要的门电路设计一BCD余三码计数器。 2. 设用74

19、x161设计循环顺序为0，1，2，3，4，5，10，11，12，13，14，15，0，1，的模为12的计数电路。考察自启动性思考：若改为设计循环顺序为0，1，2，3，4，5，10，11，12，13，0，1，的模为10的计数电路呢？计数器计数器2929利用利用74X163和必要的门电路设计一模和必要的门电路设计一模14计数计数器，计数序列为：器，计数序列为：1、2、3、4、5、6、7、8、9、10、11、12、13、15、1、2.。完成。完成设计并画出电路。设计并画出电路。 1101（13）后载入）后载入1111（15）；）；1111（15）后载入）后载入0001（1）；）；计数器计数器3030

20、3030 例：下图是可变进制计数器。其中的例：下图是可变进制计数器。其中的7474x161x161为异步清零，同为异步清零，同步计数的十六进制计数器。步计数的十六进制计数器。 1 1）写出）写出Y Y的表达式；的表达式； 2 2）试分析当控制变量）试分析当控制变量A A为为1 1和和0 0时电路各为几进制计数器，写时电路各为几进制计数器，写出计数顺序。出计数顺序。计数器计数器31313131移位寄存器计数器移位寄存器计数器D0 = F ( Q0 , Q1 , , Qn-1 )反反 馈馈 逻逻 辑辑D Q CLK QD Q CLK QD Q CLK QD Q CLK QCLKFF0FF1FF2F

21、F3一般结构：一般结构：32323232用移位寄存器实现。用移位寄存器实现。环形、扭环形。环形、扭环形。要实现一个模为要实现一个模为8 8的计数器，至少需要（的计数器，至少需要（ ）个触发器；）个触发器；若用环形计数器实现，需要（若用环形计数器实现，需要（ ）位移位寄存器，或用）位移位寄存器，或用（ ）位移位寄存器构成的扭环形计数器实现。）位移位寄存器构成的扭环形计数器实现。n n个触发器构成的最大长度线性移位寄存器型计数器个触发器构成的最大长度线性移位寄存器型计数器（LFSRLFSR），其计数长度为（），其计数长度为（ ）。）。4 4位扭环形计数器（初始状态为位扭环形计数器（初始状态为000

22、00000）的输入端时钟频率为）的输入端时钟频率为16kHz16kHz，其输出端信号的频率为，其输出端信号的频率为 ( ) ( )，占空比为，占空比为 ( ) ( )。计数器计数器3333例：用2片74x74（含4个D触发器）设计以下电路：1）异步二进制加法计数器；2）在1）的基础上用清0法构成模12的加法计数器。3）异步二进制减法计数器；4）在3）的基础上用置数法构成模10的计数器。3333计数器计数器34343434序列检测器：序列检测器：试画出试画出1101序列检测器的状态图或状态表。（可重叠，不序列检测器的状态图或状态表。（可重叠，不可重叠）可重叠）设计一个同步时序电路，该电路具有一个

23、输入和一个输出。设计一个同步时序电路，该电路具有一个输入和一个输出。每输入每输入4位码后，电路返回到初始状态；在这位码后，电路返回到初始状态；在这4位输入码中，位输入码中，当且仅当其为当且仅当其为1100时，输出为时，输出为1，否则，输出为，否则，输出为0。试拟出。试拟出原始状态表。（原始状态表。（8421BCD码检测器？）码检测器？）设计一个序列检测器，完成下面功能：当连续输入的设计一个序列检测器，完成下面功能：当连续输入的5位数位数据中前据中前3位为位为101，且包含，且包含1的个数大于等于的个数大于等于3时，输出为时，输出为1；否则输出为否则输出为0。试写出。试写出Mealy型最简状态转

24、换图（表）。型最简状态转换图（表）。35353535序列检测器：序列检测器：例：设计一个同步时序电路，该电路具有两个输入例：设计一个同步时序电路，该电路具有两个输入X X、Y Y和一个输出和一个输出Z Z。在连续两个或两个以上的时钟。在连续两个或两个以上的时钟脉冲作用期间，若输入脉冲作用期间，若输入X X、Y Y保持不变并且取值相保持不变并且取值相异时，输出异时，输出Z=1Z=1；否则，输出；否则，输出Z=0Z=0。试列出原始状。试列出原始状态表和最简状态表。态表和最简状态表。利用利用D D触发器构成移位寄存器，加上必要门电路设触发器构成移位寄存器，加上必要门电路设计一个序列信号检测电路，该电

25、路有一个串行数据计一个序列信号检测电路，该电路有一个串行数据输入端和一个检测输出端；每当接收到输入端和一个检测输出端；每当接收到“1110011100”数据串时，输出高电平，否则输出低电平；画出电数据串时，输出高电平，否则输出低电平；画出电路连接图。路连接图。36363636序列发生器序列发生器 用于产生一组特定的串行数字信号计数器计数器+组合电路组合电路反馈移位寄存器反馈移位寄存器例：用一片例：用一片74X16374X163和一片和一片7474X151X151及一个逻辑门电及一个逻辑门电路设计路设计10010111001011序列发生器。序列发生器。例：试用例：试用74x16174x161、

26、74x15174x151及少量与非门实现如下及少量与非门实现如下功能：当功能：当S=0S=0时，产生序列时，产生序列10110101011010；当；当S=1S=1时，时，产生序列产生序列1110101011101010。 37373737序列发生器序列发生器例：利用尽量少的例：利用尽量少的D D触发器连接成移位寄存器，触发器连接成移位寄存器，设计必要的反馈组合电路构成一个序列信号发生设计必要的反馈组合电路构成一个序列信号发生器，该电路能够循环输出器，该电路能够循环输出“11100111001010”的数据串；的数据串；要求采用最小风险设计。要求采用最小风险设计。若序列为若序列为“110101

27、1”1101011”呢？呢？例：利用通用移位寄存器例：利用通用移位寄存器7474194194和多路复用器和多路复用器7474151151及合适的非门实现及合适的非门实现01110100010111010001序列发生序列发生器。（注意：器。（注意：74X19474X194的的4 4个输出端都能输出该序个输出端都能输出该序列，必须画逻辑图）列，必须画逻辑图）38383838列出下图中的状态图的所有二义性（提示：找列出下图中的状态图的所有二义性（提示：找出未覆盖的和重复覆盖的输入组合）。出未覆盖的和重复覆盖的输入组合）。39394040试用试用4位双向移位寄存器位双向移位寄存器74x194设计完成

28、一个频率相设计完成一个频率相同的四相脉冲发生器，四相脉冲同的四相脉冲发生器，四相脉冲Q3、Q2、Q1、Q0输出波形如图所示。输出波形如图所示。（2011年考研题）年考研题）用扭环型计数器实现4141 设计一个同步时序电路，完成二进制数和的串行加法（设计一个同步时序电路，完成二进制数和的串行加法（设输入低位在前，完成：设输入低位在前，完成： ( 1 ) 如果采用米里如果采用米里(Mealy)型时序电路，作出最简状态转化型时序电路，作出最简状态转化/输出表；输出表； ( 2 ) 如果采用摩尔如果采用摩尔(Moore)型时序电路，作出最简状态转型时序电路，作出最简状态转化化/输出表。输出表。4242

29、用一片74x194和一片74x151及一个一个或非门设计一个双序列发生器，能分别在输出端Y1和Y2上产生00011和10101序列。要求电路能够自启动（最小风险设计）。（共10分） 用一片74x194和一个或非门产生00011序列；（6分） 在（1）的基础上只加一片74x151，产生10101序列。（4分）写出设计过程，完成电路图，在图上标出Y1、Y2。43431、由双四选一多路选择器、由双四选一多路选择器74x153（功能表如表（功能表如表1所示）和所示）和D触发器构成触发器构成的同步时序电路如图的同步时序电路如图3所示，分析该电路。（所示，分析该电路。（15分）分）（1）写出激励方程式、输

30、出）写出激励方程式、输出z的方程式。的方程式。（2）写出转移）写出转移/输出表、状态输出表、状态/输出表（状态输出表（状态Q2Q1Q0000111使用状态使用状态名名AH）。）。（3）写出在复位信号）写出在复位信号reset由有效变为无效后的连续由有效变为无效后的连续10个时钟周期，输个时钟周期，输出出z的值。的值。图344442、74x163为为4位二进制同步加计数器，其电路连接如图位二进制同步加计数器，其电路连接如图4所所示，请完成图示，请完成图5中中z的波形图（假设器件的延迟时间相对于的波形图（假设器件的延迟时间相对于时钟周期可忽略不计）。假设时钟周期可忽略不计）。假设74x163的初态为的初态为0000。74x163的功能表如表的功能表如表2所示。（所示。（5分）分）图4CLKCLR_LLD_LENPENT功能0XXX同步清010XX同步预置数1101保持11x0保持，RCO=01111计数表2 74x163的功能表图54545设计一个米立（设计一个米立（MEALY）型同步时序电路，除时钟输入外，）型同步时序电路，除时钟输入外，该电路还有一个输入该电路还有一个输入X和一个输出和一个输出Z。当且仅当输入包含了。当且仅当输入包含了偶数个偶数个1（包括没有（包括没有1），且收到），且收到0的个数是的个数是3的倍数（