时序逻辑电路的

1、1第七章第七章 时序逻辑电路的时序逻辑电路的 分析和设计分析和设计 学习要点学习要点 时序逻辑电路结构特点时序逻辑电路结构特点 时序逻辑电路的分析方法以及功能表示时序逻辑电路的分析方法以及功能表示 寄存器和移位寄存器和移位寄存器寄存器 顺序脉冲发生器和序列脉冲发生器顺序脉冲发生器和序列脉冲发生器 常用的中规模集成芯片的功能以及应用常用的中规模集成芯片的功能以及应用 时序逻辑电路的设计方法时序逻辑电路的设计方法2 组合逻辑电路组合逻辑电路: :任一时刻的输出仅与该时刻输入变量的任一时刻的输出仅与该时刻输入变量的取值有关，而与输入变量的历史情况无关；取值有关，而与输入变量的历史情况无关； 时序逻辑

2、电路时序逻辑电路: :任一时刻的输出不仅与该时刻输入变量任一时刻的输出不仅与该时刻输入变量的取值有关，而且与电路的原状态，即与过去的输入情况有的取值有关，而且与电路的原状态，即与过去的输入情况有关。它是由门电路和记忆元件（或反馈支路）共同构成的。关。它是由门电路和记忆元件（或反馈支路）共同构成的。 时序逻辑电路包含组合逻辑电路和存储电路两部分，存时序逻辑电路包含组合逻辑电路和存储电路两部分，存储电路通常由具有记忆触发器组成；存储电路的状态反馈到储电路通常由具有记忆触发器组成；存储电路的状态反馈到组合逻辑电路的输入端，与外部输入信号共同决定组合逻辑组合逻辑电路的输入端，与外部输入信号共同决定组合

3、逻辑电路的输出。组合逻辑电路的输出除包含外部输出外，还包电路的输出。组合逻辑电路的输出除包含外部输出外，还包含连接到存储电路的内部输出，控制存储电路状态的转移含连接到存储电路的内部输出，控制存储电路状态的转移。 3存储电路组合逻辑电路x1xnz1zmq1qjy1yk图图 7-1 7-1 时序逻辑电路的结构框图时序逻辑电路的结构框图说明：说明：X(x1 xn) 为输入信号；为输入信号；Y(y1.yn) 为输出信号为输出信号 ；存储电路的输入信号存储电路的输入信号 Z(z1.zn) ；存储电路的输出信号存储电路的输出信号 Q(q1.qn)4输出方程：输出方程：驱动方程（或激励方程）：驱动方程（或激

4、励方程）：状态方程：状态方程：),(),(),(1nnnnnnnnnQYHQQXGYQXFZ时序逻辑电路某时刻的输出时序逻辑电路某时刻的输出ZnZn决定于该时刻的外决定于该时刻的外部输入部输入XnXn和内部状态和内部状态QnQn；而时序逻辑电路的下一；而时序逻辑电路的下一状态状态QnQn+1+1同样决定于同样决定于XnXn和和QnQn。时序逻辑电路的工。时序逻辑电路的工作过程实质上就是在不同的输入条件下，内部状作过程实质上就是在不同的输入条件下，内部状态不断更新的过程。态不断更新的过程。5 时序电路的分类时序电路的分类 图 7-2 同步二进制加法计数器 1JC11K1JC11K1JC11K&a

5、mp;FF1FF0FF2ZCPQ2Q1Q0时序电路按触发脉冲输入方式的不同分为同步时序电路时序电路按触发脉冲输入方式的不同分为同步时序电路和异步时序电路。和异步时序电路。同步时序电路：各触发器状态的变化受同一个时钟脉冲控制。同步时序电路：各触发器状态的变化受同一个时钟脉冲控制。异步时序电路，各触发器状态的变化不受同一个时钟脉冲控制。异步时序电路，各触发器状态的变化不受同一个时钟脉冲控制。 6 图 7-3 异步二进制加法计数器 1JC11K1JC11K1JC11K&FF1FF0FF2CPZQ2Q1Q07 时序电路按输出信号的特点，分为米里（时序电路按输出信号的特点，分为米里（MealyM

6、ealy）型和）型和摩尔摩尔(Moore)(Moore)型时序电路两种。型时序电路两种。MealyMealy型时序电路的输出函数为型时序电路的输出函数为 Z Z= = F F（X X，Q Q），即某时），即某时刻的输出决定于该时刻的外部输入刻的输出决定于该时刻的外部输入X X和内部状态和内部状态Q Q，如图，如图5-45-4所示的所示的MealyMealy型串行加法器电路。在该电路中，型串行加法器电路。在该电路中，aiai、bibi为串为串行数据输入，行数据输入，sisi为串行数据输出，为串行数据输出，s si=i=aiai+ +bibi+ +cici-1-1，或，或sisi= = aiai+

7、 +bibi+ +Q Q。MooreMoore型时序电路的输出函数为型时序电路的输出函数为 Z Z = = F F（Q Q），如），如图图5-55-5所示的所示的MooreMoore型串行加法器电路。在该电路中串行数据型串行加法器电路。在该电路中串行数据输出输出sisi= =Q Q1 1。MealyMealy型串行加法器电路和型串行加法器电路和MooreMoore型串行加法器型串行加法器电路具有相同的逻辑功能，但电路具有相同的逻辑功能，但MooreMoore型串行加法器电路的输型串行加法器电路的输出比出比MealyMealy型串行加法器的输出迟一个节拍型串行加法器的输出迟一个节拍。8 图 7-

8、4 Mealy型串行加法器电路 CICO1DC 1CPCi 1aibiSiFFCiQ9图 7-5 Moore型串行加法器电路 CICO1DC 1CPCi1aibiSiFF01DC 1FF1Ci(Si)Q0Q110 7.2.1 7.2.1 分析方法分析方法 根据逻辑图求出时序电路的输出方程和各触发根据逻辑图求出时序电路的输出方程和各触发器的激励方程。器的激励方程。 根据已求出的激励方程和所用触发器的特征方根据已求出的激励方程和所用触发器的特征方程，程， 获得时序电路的状态方程。获得时序电路的状态方程。 根据时序电路的状态方程和输出方程，根据时序电路的状态方程和输出方程， 建立状建立状态转移表，态

9、转移表， 进而画出状态图和波形图。进而画出状态图和波形图。 分析电路的逻辑功能。分析电路的逻辑功能。11时序逻辑电路的分析步骤归纳：时序逻辑电路的分析步骤归纳：逻辑图逻辑图时钟方程（异步）、驱动方程、时钟方程（异步）、驱动方程、输出方程输出方程状态方程状态方程状态转换真值表状态转换真值表状态转换图和时序图状态转换图和时序图逻辑功能。逻辑功能。12【 例例 7-1 7-1 】分析图】分析图7-7- 同步时序电路的逻辑功能。同步时序电路的逻辑功能。1JC11K1JC11KFF1FF0CP=1X&ZQ1Q1Q0Q0图图 7-7- 例例 7-1 7-1 时序逻辑电路时序逻辑电路13解：解： 求

10、输出方程和激励方程求输出方程和激励方程 01011001QQXZQXKJKJ 求状态方程求状态方程0000010101010111111)(QQKQJQQQXQQXQQXQKQJQnn14 列状态表，列状态表， 画状态图画状态图 表表 7-7- 例例 7-1 7-1 时序电路状态表时序电路状态表 15图 7- 例 7-1 次态与输出卡诺图ZcQbQann)(;)(;)(1011XQ1Q00100011110(a)10101001XQ1Q00100011110(b)00100111XQ1Q00100011110(c)0000000116图 7- 例 7-1 状态图 00011011Q1Q01/0

11、1/01/11/00/00/00/0X/Z0/017 画波形图画波形图 设设Q Q1 1Q Q0 0的初始状态为的初始状态为0000，输入变量，输入变量X X的波形如图的波形如图5-105-10第二行所示。根据表第二行所示。根据表5-45-4状态表即可画出波形图。例如第一状态表即可画出波形图。例如第一个个CPCP来到前来到前X X=0=0，Q Q1 1Q Q0=000=00，从表中查出，从表中查出 ，因，因此在画波形时应在第一个此在画波形时应在第一个CPCP来到后使来到后使Q Q1 1Q Q0 0进入进入0101。以此类。以此类推，即可以画出推，即可以画出Q Q1 1Q Q0 0的整体波形如图

12、的整体波形如图6-106-10第三、第三、 四行所示。四行所示。外部输出外部输出 ，它是组合电路的即时输出，只要，它是组合电路的即时输出，只要外部输入或内部状态一变化，外部输出外部输入或内部状态一变化，外部输出Z Z就会跟着改变，画就会跟着改变，画波形时要特别注意。波形时要特别注意。01QQXZ 011011nnQQ18XQ0Q1Z123456789CP图图 7-7- 例例 7-1 7-1 时序图时序图19 逻辑功能分析逻辑功能分析从以上分析可以看出，当外部输入从以上分析可以看出，当外部输入X X=0=0时，状时，状态转移按态转移按00011011000001101100规律变化，实现规律变化

13、，实现模模4 4加法计数器的功能；当加法计数器的功能；当X X=1=1时，状态转移按时，状态转移按00111001000011100100规律变化，实现模规律变化，实现模4 4减法减法计数器的功能。所以，该电路是一个同步模计数器的功能。所以，该电路是一个同步模4 4可逆可逆计数器。计数器。X X为加为加/ /减控制信号，减控制信号，Z Z为借位输出。为借位输出。 20【 例例 7-2 7-2 】 分析图分析图7-17-1 所示同步时序电路的逻辑功能。所示同步时序电路的逻辑功能。图 7-1 例 7-2 时序逻辑电路 1DC1FF21DC1FF11DC1FF0CP1Z1Z0Z221解：解： 求输出

14、方程和激励方程求输出方程和激励方程D D2=2=Q Q1, 1, D D1=1=Q Q0 0，Z Z2=2=Q Q2 2， Z Z1=1=Q Q1, 1, Z Z0=0=Q Q0 0 求状态方程求状态方程 0101001111212,QQDQQDQQDQnnn01010QQQQD22表表 7- 例例 7-2 时序逻辑电路状态表时序逻辑电路状态表 列状态表，列状态表， 画状态图画状态图23图 7-1 例 7-2 状态图 000001010101Q2Q1Q010011001111124 画波形图画波形图图 7-1 例 7-2 波形图 123456CPQ0Q1Q225 逻辑功能分析逻辑功能分析 从以

15、上分析可以看出，该电路在从以上分析可以看出，该电路在CPCP脉冲作用脉冲作用下，把宽度为下，把宽度为T T的脉冲以三次分配给的脉冲以三次分配给Q Q0 0、 Q Q和和Q Q2 2各端，因此，该电路是一个脉冲分配器。各端，因此，该电路是一个脉冲分配器。由状态图和波形图可以看出，该电路每经过由状态图和波形图可以看出，该电路每经过三个时钟周期循环一次，并且该电路具有自三个时钟周期循环一次，并且该电路具有自启动能力。启动能力。267.2.2 7.2.2 同步时序电路的分析同步时序电路的分析 状态转移表也称状态表状态转移表也称状态表: :：是用列表的方式是用列表的方式来描述时序逻辑电路输出来描述时序逻

16、辑电路输出Z Z、次态、次态QnQn+1+1和外部输和外部输入入X X、现态、现态Q Q之间的逻辑关系。之间的逻辑关系。 状态转换图：状态转换图： 0001111001/111/000/011/010/111/001/100/011/000/110/110/100/101/101/110/1X1X0/ZQ1Q0(a)00/001/010/011/1(b)Q1Q0/Z11110000X000001010011111110101100Q2Q1Q0(c)27 时序图：时序电路的工作波形图，它以波时序图：时序电路的工作波形图，它以波形的形式描述时序电路内部状态形的形式描述时序电路内部状态Q Q、外部输

17、、外部输出出Z Z随输入信号随输入信号X X变化的规律。变化的规律。 ！几种同步时序逻辑电路功能描述的方！几种同步时序逻辑电路功能描述的方法，各有特点，但实质相同，且可以相互转法，各有特点，但实质相同，且可以相互转换，它们都是同步时序逻辑电路分析和设计换，它们都是同步时序逻辑电路分析和设计的主要工具。的主要工具。28图 7- 异步十进制加法计数器 1 JC 11 K1 JC 11 K1 JC 11 K&FF3FF1CP0C1 JC 11 KFF0&FF2Q2Q0Q3Q1CP1CP2CP3297.3.7.3.异步时序逻辑电路的设计异步时序逻辑电路的设计 异步时序电路的设计要求各触

18、发器的时钟方程。异步时序电路的设计要求各触发器的时钟方程。（1 1）根据设计要求，设定）根据设计要求，设定7 7个状态个状态S S0 0S S6 6。进行状态编码。进行状态编码后，列出状态转换表。后，列出状态转换表。例：例： 设计一个异步设计一个异步7 7进制加法计数器进制加法计数器. .30（2 2）选择触发器。本例选用下降沿触发的）选择触发器。本例选用下降沿触发的JKJK触发器。触发器。（3 3）求各触发器的时钟方程，即为各触发器选择时钟信号。）求各触发器的时钟方程，即为各触发器选择时钟信号。为触发器选择时钟信号的原则是为触发器选择时钟信号的原则是：触发器状态需要翻转时，必须要有时钟信号的

19、翻触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。转沿送到。触发器状态不需翻转时，触发器状态不需翻转时，“多余的多余的” ” 时钟信号越少越时钟信号越少越好。好。CPQ0Q1Q2Y31（4 4）求各触发器的驱动方程和进位输出方程。）求各触发器的驱动方程和进位输出方程。(1)(1)画出电路的次态卡诺图和画出电路的次态卡诺图和JKJK触发器的驱动表：触发器的驱动表：Q Q1 0n n2Qn1000011110001010100011101110000(2)(2)根据次态卡诺图和根据次态卡诺图和JKJK触发器的驱动表可得三个触发触发器的驱动表可得三个触发器各自的驱动卡诺图：器各自的驱动卡诺图：Q

20、n1Q0n2Qn1J22=J00011110101nQ12nQ Qn02KK =200101101011132nQ112nQ Qn01J0100101101010110001211n0QQ1nQ00n1K110nQ0K =1+2QnJ1Q=n0nQ12nQ Qn00J00101101010110002111n0QQ1nQ0n0K1111112n=Q0JK0=11nQ+0(3)再画出输出卡诺图，再画出输出卡诺图，得电路的输出方程：得电路的输出方程：100111YQ01QQ0nn1n200Y=0000n2Q100Q1n33（4 4）画逻辑图）画逻辑图。 将各驱动方程与输出方程归纳将各驱动方程与输出

21、方程归纳如下：如下：QC1C1Q1K1J1J1J1K1KC1Q2Q0QQ1CPY进位输出111&134用逻辑分析的方法画出电路完整的状态图：用逻辑分析的方法画出电路完整的状态图：（5 5）检查能否自启动。）检查能否自启动。可见，如果电路进入无效状态可见，如果电路进入无效状态111111时，在时，在CPCP脉冲作用下可脉冲作用下可进入有效状态进入有效状态000000。所以电路能够自启动。所以电路能够自启动。0QQ1Q200000101010111001110011135输出方程和驱动方程：输出方程和驱动方程： 1,11,13123221310003KQQJKJKQJKJQQC332113

22、2212113110010CPQQQQCPQQCPQQQCPQQnnnnJK触发器的特征方程触发器的特征方程 ： ，状态方程：状态方程：QKQJQn136371110/01111/10000/00001/00010/00011/01001/11000/00111/00110/00101/00100/01011/11010/01101/11100/0图图 7- 异步十进制加法计数器状态图异步十进制加法计数器状态图 由状态图可以看出，该电路是一个十进制加法计由状态图可以看出，该电路是一个十进制加法计数器，并具有自启动能力。数器，并具有自启动能力。38图图 7- 脉冲异步十进制加法计数器工作波形图脉

23、冲异步十进制加法计数器工作波形图 1CP0Q3Q2Q1Q02345678910C电路的工作波形图标出了第八个时钟脉冲到电路的工作波形图标出了第八个时钟脉冲到达后，各触发器的状态转换过程。达后，各触发器的状态转换过程。 39 7.4 集成计数器集成计数器 计数器功能：累计输入脉冲的个数。它不仅可以用来计数器功能：累计输入脉冲的个数。它不仅可以用来计数、计数、 分频，分频， 还可以对系统进行定时、顺序控制等，还可以对系统进行定时、顺序控制等， 是是数字系统中应用最广泛的时序逻辑部件之一。数字系统中应用最广泛的时序逻辑部件之一。计数器完成一次计数所需要的时钟脉冲的个数称为计计数器完成一次计数所需要的

24、时钟脉冲的个数称为计数器的模值数器的模值M。由。由n个触发器构成的计数器，其模值个触发器构成的计数器，其模值M一一般应满足般应满足2n-1M2n。 计数器的类型：按时钟控制方式来分，有异步、同步计数器的类型：按时钟控制方式来分，有异步、同步两大类；两大类； 按计数过程中数值的增减来分，有加法、减法、按计数过程中数值的增减来分，有加法、减法、可逆计数器三类；按模值来分，有二进制、十进值和任意可逆计数器三类；按模值来分，有二进制、十进值和任意进制计数器。进制计数器。 407.4.17.4.1异步集成计算器异步集成计算器CP2 2= =Q1 1 （当（当FF1 1的的Q1 1由由1010时，时，Q2

25、 2才可能改变状态。）才可能改变状态。）时钟方程：时钟方程： CP0 0= =CP （时钟脉冲源的下降沿触发。）（时钟脉冲源的下降沿触发。）CP1 1= =Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q1 1才可能改变状态。才可能改变状态。) )CP3 3= =Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q3 3才可能改变状态才可能改变状态) )1J1KC12Q1QCPFF3R1KFF21JC1R1KFF1Q1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ&41驱动方程：驱动方程：10J10KnQJ3111K12J12KnnQQJ123

26、13K次态方程：次态方程：nnnnQQKQJQ0000010nnnnnQQQKQJQ13111111nnnnQQKQJQ2222212nnnnnnQQQQKQJQ31233331342状态转换表状态转换表 设初态为设初态为Q3Q2Q1Q0=0000437.4.2同步计数器同步计数器 图图 7- 同步二进制加法计数器同步二进制加法计数器 1JC11K1JC11K1JC11K&FF3FF1CPZ1JC11KFF0RDRDRDRDRD&FF2Q3Q2&Q1Q04401233301222011100001231QQQKJTQQKJTQKJTKJTQQQQZ输出函数和控制函数为输

27、出函数和控制函数为 ：T T 触发器的特征方程触发器的特征方程 状态方程状态方程 301213201121011010)()(QQQQQQQQQQQQQQnnnnQTQn145表表 7- 同步二进制加法计数器状态表同步二进制加法计数器状态表 46图图 7-21 同步二进制加法计数器状态图同步二进制加法计数器状态图 1/02/00/03/04/05/06/07/015/014/013/012/011/010/09/08/0Q/Z47图图 7-22同步二进制加法计数器波形图同步二进制加法计数器波形图 1CPQ3Q2Q1Q02345678910 11 12 13 14 15 16Z481.1.集成二

28、进制计数器集成二进制计数器 （1 1）4 4位二进制同步加法计数器位二进制同步加法计数器7416174161 异步清零。异步清零。7416174161具有以下功能：具有以下功能： 计数。计数。 同步并行预置数。同步并行预置数。RCORCO为进位输出端。为进位输出端。 保持。保持。41235671516CPD0D1D2GNDQ3Q2Q1Vcc74161891011121413RD3DDLEPETQ0RCO494 4位二进制同步可逆计数器位二进制同步可逆计数器7419174191LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q7419141235671516Vcc741918

29、910111214133D0Q1GNDD1EN D/UQ3Q2QD2LDMAX/MINRCOCP0D502 .同步十进制加法计数器同步十进制加法计数器QQ1KR1J2QC10C111JFFRQ计数脉冲清零脉冲CR0Q1JRFFQ11KC13FF1KRFFC1CP2Q1Q1K1J3&（1）驱动方程：）驱动方程：10J10KnnQQJ031nQK01nnQQJ012nnQQK012nnnQQQJ0123n03QK 51将各驱动方程代入将各驱动方程代入JK触发器的特性方程，得各触发器触发器的特性方程，得各触发器的次态方程：的次态方程：（2）状态方程：）状态方程：JK触发器的特性方程：触发器的

30、特性方程：nnnQKQJQ1nnnnQQKQJQ0000010nnnnnnnnQQQQQQKQJQ10103111111nnnnnnnnnQQQQQQQKQJQ201201222212nnnnnnnnnQQQQQQQKQJQ30301233331352（3 3）状态表）状态表 设初态为设初态为Q3 3Q2 2Q1 1Q0 0=0000=000053（4 4）状态图及时序图）状态图及时序图2310QQQ Q0000100001000011000100101001010101100111CPQ0Q1Q2Q31234567891054（5 5）检查电路能否自启动）检查电路能否自启动 该计数器能够自启

31、动。该计数器能够自启动。 由于电路中有由于电路中有4个触发器，它们的状态组合共有个触发器，它们的状态组合共有16种。种。在在8421BCD码计数器中只用了码计数器中只用了10种，称为有效状态。种，称为有效状态。其余其余6种状态称为无效状态。种状态称为无效状态。 当由于某种原因，使计数器进入无效状态时，如果能在当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具时钟信号作用下，最终进入有效状态，我们就称该电路具有有自启动自启动能力。能力。231 0QQQ Q00001000010000110001001010010101011001111010101

32、11101110011111110有效循环55集成十进制计数器集成十进制计数器同步加法计数器同步加法计数器74160741603Q2QETCP0D1D2D3DRCO1Q0Q7416041235671516CPD0D1D2GNDQ3Q2Q1Vcc74160891011121413RD3DDLEPETQ0RCOEPRDDL56二二五五十进制异步加法计数器十进制异步加法计数器7429074290 二进制计数器：时钟输入端为二进制计数器：时钟输入端为CPCP1 1，输出端为，输出端为Q Q0 0；五进制计数器：时钟输入端为五进制计数器：时钟输入端为CPCP2 2，输出端为，输出端为Q Q1 1、Q Q

33、2 2、Q Q3 3。 7429074290包含一个独立的包含一个独立的1 1位二进制计数器和一个独立的位二进制计数器和一个独立的异步五进制计数器。异步五进制计数器。 将将Q Q0 0与与CPCP2 2相连，相连，CPCP1 1作时钟脉冲输入端，作时钟脉冲输入端，Q Q0 0Q Q3 3作输出作输出端，则为十进制计数器。端，则为十进制计数器。RQC1C1RQC11KCPR1K1J1J1J1J1KQ1KRC1Q&SS&3Q0Q1QQ220(1)R0(2)R9(1)R9(2)1CPR57 7429074290的功能：的功能： 异步清零。异步清零。 计数。计数。 异步置数（置异步置数

34、（置9 9）。）。 4123567891011121314GNDVcc74LS2909(1)NC9(2)NC0(1)0(2)21Q3Q0Q1Q2CPCPRRRR583.3.任意进制计数器任意进制计数器（1 1）异步清零法）异步清零法 异步清零法适用于具有异步清零端的集成计数器。异步清零法适用于具有异步清零端的集成计数器。例：用集成计数器例：用集成计数器7416074160和与非门组成和与非门组成的的6 6进制计数器。进制计数器。Q0Q0000Q00010100001100102100101100101100010111Q3QDQ1074160Q32Q3DETQ10Q211CPLD31DQEPQ

35、计数脉冲RCO20DRD&59（2 2）同步清零法）同步清零法同步清零法适用于具有同步清零端的集成计数器。同步清零法适用于具有同步清零端的集成计数器。例：用集成计数器例：用集成计数器7416374163和与非门组成的和与非门组成的6 6进制计数器。进制计数器。QDRETEP74163DRCO33QD211QL010QDCPDD1计数脉冲2&0132Q Q Q Q3Q0010000000011Q0001Q1Q01002010160（3 3）异步预置数法）异步预置数法 异步预置数法适用于具有异步预置端的集成计数器异步预置数法适用于具有异步预置端的集成计数器。 例：用集成计数器例：用

36、集成计数器7419174191和与非门组成的余和与非门组成的余3 3码码1010进制进制计数器。计数器。LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q7419100计数脉冲&Q30QQ21Q1100011001101001101002Q11011QQQ301010111100101101000101061（4 4）同步预置数法）同步预置数法 同步预置数法适用于具有同步预置端的集成计器。同步预置数法适用于具有同步预置端的集成计器。 例：用集成计数器例：用集成计数器7416074160和与非门组成的和与非门组成的7 7进制计数器。进制计数器。QDRETEP74160

37、DRCO33QD211QL010QDCPDD1计数脉冲200111Q30QQ21Q3Q0101000110111Q0100Q1Q100021001011062例：例： 用用7416074160组成组成4848进制计数器。进制计数器。将两芯片采用同步级联方式连接成将两芯片采用同步级联方式连接成100100进制计数器，进制计数器， 然后再用异步清零法组成了然后再用异步清零法组成了4848进制计数器。进制计数器。3Q2QETCP0D1D2D3DRCO1Q0Q74160(1)EPRDDLD13D D3DCPQ Q00RCO74160(2)L21ETQDQR2DEP1计数脉冲&1163 寄存器寄

38、存器 寄存器：寄存一组二进制代码，一个触发器能存储寄存器：寄存一组二进制代码，一个触发器能存储一位二进制代码，一位二进制代码， 所以用所以用n n个触发器组成的寄存器能存个触发器组成的寄存器能存储一组储一组n n位二进制代码。对寄存器中使用的触发器只要位二进制代码。对寄存器中使用的触发器只要求具有置求具有置1 1、置、置0 0的功能，的功能， 因而基本因而基本RSRS结构触发器、同结构触发器、同步锁存器、主从结构或边沿触发结构的触发器，都能组步锁存器、主从结构或边沿触发结构的触发器，都能组成寄存器。成寄存器。 64数码寄存器数码寄存器存储二进制数码的时序电路存储二进制数码的时序电路1DRC1F

39、FQ01DRC1QQR1DC1QRC11D0Q0Q1FFQ11Q2FFQ22Q3FFQ33Q1CPDD3012DD1DR图图 7-数码寄存器逻辑电路数码寄存器逻辑电路图图 65四位寄存器四位寄存器74LS17574LS175RD是异步清零控制端。是异步清零控制端。D0D3是并行数据输入端，是并行数据输入端，CP为时钟脉冲端。为时钟脉冲端。Q0Q3是并行数据输出端。是并行数据输出端。66 对于串行数据，则采用移位寄存器输入并加对于串行数据，则采用移位寄存器输入并加以保存。移位寄存器的功能和电路形式较多。以保存。移位寄存器的功能和电路形式较多。按移位方向来分有左向移位寄存器、右向移按移位方向来分有

40、左向移位寄存器、右向移位寄存器和双向移位寄存器。位寄存器和双向移位寄存器。按接收数据的方式分串行输入和并行输入。按接收数据的方式分串行输入和并行输入。按数据输出方式可分串行输出和并行输出按数据输出方式可分串行输出和并行输出。7.5.1.移位寄存器移位寄存器67图图 7-1 四位单向移位四位单向移位(右移右移)寄存器寄存器 1DC1RD1DC11DC1FF3FF1FF2CP1DC1FF0RDRDRDQ2RiQ1Q0Ro清0Q3(1) 单向移位寄存器单向移位寄存器7.5.2、移位寄存器的应用、移位寄存器的应用68 图图7-1所示电路是由维持所示电路是由维持阻塞式阻塞式D触发器组成的触发器组成的四位

41、单向移位（右移）寄存器。在该电路中，四位单向移位（右移）寄存器。在该电路中，Ri为外部串为外部串行数据输入（或称右移输入），行数据输入（或称右移输入），Ro为外部输出（或称移位为外部输出（或称移位输出），输出端输出），输出端Q3Q2Q1Q0为外部并行输出，为外部并行输出，CP为时钟脉冲为时钟脉冲输入端（或称移位脉冲输入端，也称位同步脉冲输入端），输入端（或称移位脉冲输入端，也称位同步脉冲输入端）， 清清0端信号将使寄存器清端信号将使寄存器清0（ Q3Q2Q1Q0 =0000）。）。各触发器的激励方程为各触发器的激励方程为:)2 , 1 , 0(,131021323nQDRDQDQDQDRDnn

42、ii69 设输入设输入Ri=1011，则清，则清0后在移位脉冲后在移位脉冲CP的作的作用下，移位寄存器中数码移动的情况如表用下，移位寄存器中数码移动的情况如表5-所示，所示，各触发器输出端各触发器输出端Q3Q2Q1Q0的波形如图的波形如图5-1所示。所示。 表表 7- 移存器数码移动状况移存器数码移动状况 70图图 7-1 移位寄存器工作波形图移位寄存器工作波形图 12345678CP10111100111RiQ3Q2Q1Q071(2) 双向移位寄存器双向移位寄存器 图图 7-1 四位双向移位寄存器四位双向移位寄存器 FF4CP清01DC1RDSD & & 1FF31DC1RD

43、SD & & 1FF21DC1RDSD & & 1FF11DC1RDSD & & 11接收MQ5D4D3D2D1Q0Q1Q2Q3Q472 图图7-1所示是所示是D触发器组成的四位双向移位寄存器。触发器组成的四位双向移位寄存器。Q5为右移串行输入；为右移串行输入；Q0为左移串行输入；为左移串行输入；Q1为右移串行输出；为右移串行输出；Q4为左移串行输出；为左移串行输出；输出端输出端Q4Q3Q2Q1为并行输出端；为并行输出端；CP为移位脉冲输入端；为移位脉冲输入端；D4D3D2D1为并行数据输入端。为并行数据输入端。M端控制端，清端控制端，清0端信号

44、将使寄存器清端信号将使寄存器清0（ Q4Q3Q2Q1 =0000），接收信号将并行输入数据），接收信号将并行输入数据D4D3D2D1写入到移位写入到移位寄存器中。寄存器中。 采用双拍接收并行数据的工作方式。采用双拍接收并行数据的工作方式。 73由由k级触发器构成的移位寄存器级触发器构成的移位寄存器，其激励函数和次态方程分别为：其激励函数和次态方程分别为： ),.,2 , 1(,11111kiQMMQQQMMQDiiniiii当当M M=1=1时，时， 111,iniiiQQQD电路实现右移功能。电路实现右移功能。 当当M=0M=0时，时， 电路实现左移功能。电路实现左移功能。 ,111inii

45、iQQQD74(3)(3)集成集成四位双向四位双向移位寄存器移位寄存器7419474194 Q0和和Q3分别是左移和右移时的串行输出端，分别是左移和右移时的串行输出端，Q0、Q1、Q2和和Q3为并行输出端。为并行输出端。 DSL 和和DSR分别是左移和右移串行输入。分别是左移和右移串行输入。D0、D1、D2 2和和D3是并行输入端。是并行输入端。0Q1QS3D2D1D0D2Q3Q7419441235671516D0D1D2GNDQ3Q2Q1Vcc74194891011121413RD3D0SQ0SRDCPSLSR01SRSLS1CPDDDD757419474194的功能表：的功能表：767.6

46、.17.6.1时序脉冲发生电路时序脉冲发生电路序列信号序列信号在时钟脉冲作用下产生的一串周期性的二进制在时钟脉冲作用下产生的一串周期性的二进制信号。信号。例：用例：用7416174161及门电路构成序列信号发生器。及门电路构成序列信号发生器。 其中其中7416174161与与G G1 1构成了一个模构成了一个模5 5计数器。计数器。 ，这是一个，这是一个0101001010序列信号发生器，序列长序列信号发生器，序列长度度P P=5=5。77 例：例：试用计数器试用计数器7416174161和数据选择器设计一个和数据选择器设计一个0110001101100011序序列发生器列发生器。 解：由于序

47、列长度解：由于序列长度P=8P=8，故将，故将7416174161构成模构成模8 8计数器，并计数器，并选用数据选择器选用数据选择器7415174151产生所需序列，电路如下图所示。产生所需序列，电路如下图所示。787.6.2 7.6.2 一般时序的设计一般时序的设计1.1.设计步骤：设计步骤：（3 3）状态分配，又称状态编码。即把一组适当的二进制）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。代码分配给简化状态图（表）中各个状态。（1 1）根据设计要求，设定状态，导出状态图或状态表。）根据设计要求，设定状态，导出状态图或状态表。（2 2）状态化简。消去多余

48、的状态，得简化状态图（表）。）状态化简。消去多余的状态，得简化状态图（表）。（4 4）选择触发器的类型。）选择触发器的类型。（5 5）根据编码状态表以及所采用的触发器的逻辑功能，）根据编码状态表以及所采用的触发器的逻辑功能，求电路的输出方程和驱动方程。求电路的输出方程和驱动方程。（6 6）根据输出方程和驱动方程画出逻辑图。）根据输出方程和驱动方程画出逻辑图。（7 7）检查电路能否自启动。）检查电路能否自启动。79时序逻辑电路的设计步骤归纳为时序逻辑电路的设计步骤归纳为：设计要求设计要求最简状态表最简状态表编码表编码表次态卡诺图次态卡诺图驱动方程、输出方程驱动方程、输出方程逻辑图。逻辑图。802 2同步计数器的设计举例同步计数器的设计举例例例7.7.1 7.7.1 设计一个同步设计一个同步5 5进制加法计数器进制加法计数器(2)(2)状态