习习题答案 (1)

1、1习题目录.2.2.3.3.3.3.3.3.3.4.4.4.4.5.62什么是硬件描述语言与其它 HDL 语言相比，用 VHDL 语言设计电子线路有什么优点可以描述硬件电路的功能，信号连接关系及定时关系的一种语言，称为硬件描述语言。和其它 HDL 语言相比，VHDL 语言的优点如下：1 易于共享和交流。易于将 VHDL 代码在不向的工作平台（如工作站和 PC 机）和开发工具之间交换。2 设计结果与工艺无关。设计者可以专心致力于其功能，即需求规范的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。3 设计方法灵活、支持广泛。VHDL 语言可以支持自上而下（Top Down）和基于

2、库（Library-Based）的设计方法，支持同步电路、异步电路、FPGA 以及其它随机电路的设计。4 系统硬件描述能力强。VHDL 语言具有多层次描述系统硬件功能的能力，可以从系统的数学模型直至门级电路。另外，高层次的行为描述可以与低层次的 RTL 描述和结构描述混合使用。 试简述用 VHDL 语言设计电子线路的一般流程。所谓用 VHDL 设计是指由设计者编写代码，然后用模拟器验证其功能，再把这些代码综合成一个与工艺无关的网络表，即翻译成由门和触发器等基本逻辑元件组成的原理图（门级电路） ，最后完成硬件设计。VHDL 的一般设计流程如下图所示，分 5 步进行。 系统分析和划分 行为级描述

3、综合成门级电路 门级电路仿真 电路物理实现 行为级仿真 RTL 级仿真 RTL 级描述 输出门级网表 图 VHDL 的一般设计流程第 1 步：系统分析和划分。第 2 步：行为级描述和仿真。3第 3 步：RTL 级描述和仿真。第 4 步：逻辑综合。第 5 步：电路物理实现。 VHDL 语言由几个设计单元组成分别是什么哪些部分是可以单独编译的源设计单元VHDL 语言由实体（entity） 、结构体（architecture） 、配置（configuration） 、包集合（package）和库（library）5 个部分组成。前 4 种是可分别编译的源设计单元。 对下面的功能写一个实体(compo

4、nent_a)和一个结构体(rtl) d_out (a_in andand b_in) andand c_in ;类型指定为 std_logic。entityentity component_a isportisport (a_in,b_in,c_in : inin std_logic; d_out : outout std_logic);endend component_a; - 实体 architecturearchitecture rtl ofof component_a isisbeginbegin d_out (a_in andand b_in) andand c_in ;enden

5、d rtl; - 结构体 一个程序包由哪两部分组成包体通常包含哪些内容一个程序包由下面两部分组成：包头部分和包体部分。包体(body)由包头中指定的函数和过程的程序体组成，描述包头中所说明的子程序（即函数和过程）的行为，包体可以与元件的一个 architecture 类比。 数据类型 bit 在哪个库中定义哪个（哪些）库和程序包总是可见的数据类型 bit 在标准库 std 中定义。VHDL 标准中规定工作库 work、标准库 std 及 std库中的 standard 程序包总是可见的。 VHDL 语言中，3 类数据对象常数、变量、信号的实际物理含义是什么常数是一个恒定不变的值，在数字电路设计

6、中常用来表示电源和地等。变量是一个局部量，用来暂时保存信息，与硬件之间没有对应关系。 信号是电子电路内部硬件连接的抽象，是一个全局量，它对应地代表物理设计中的某一条硬件连接线。 变量和信号在描述和使用时有哪些主要区别变量只能在进程（processprocess）和子程序（包括函数（functionfunction）和过程（procedureprocedure）两种）中说明和使用；是一个局部量，不能将信息带出对它做出定义的当前设计单元；用来暂时保存信息，与硬件之间没有对应关系；对变量的赋值是立即生效的，不存在任何的延时行为；赋值符号为“:=” 。信号只能在 VHDL 的并行部分说明，在顺序部分和

7、并行部分都可以使用；是一个全局量，用来进行进程之间的通信；是电子电路内部硬件连接的抽象，它对应地代表物理设计中的某一条硬件连接线；对信号的赋值不是立即进行的，即需要经过一段延时，信号才能得到新值，明显地体现了硬件系统的特征；赋值符号为“ temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out temp_out=1111;endend casecase;elseels

8、etemp_out = 111;endend ifif;y = temp_out;endend processprocess;6endend rtl; 设计一个元件，其输入和输出如图所示，该元件具有下面的行为： component_1 a(1:0) b(1:0) sel(1:0) q(1:0) 图(1) 用 ifif 语句。(2)(2) 用 casecase 语句。(3)(3) 用 whenwhen elseelse 语句。(1) 用 ifif 语句。librarylibrary ieee;useuse component_1_if isis portport(a,b,sel: inin st

9、d_logic_vector(1 downtodownto 0); q: outout std_logic_vector(1 downtodownto 0);endend component_1_if;architecturearchitecture component_1_if_rtl ofof component_1_if isisbeginbegin processprocess(a,b,sel)beginbeginifif (sel=00) thenthen q= a nandnand b;elsifelsif (sel=01) thenthen q= a oror b;elsifel

10、sif (sel=10) thenthen q= a nornor b;elsifelsif (sel=11) thenthen q= a andand b;elseelseq q q q q q=”XX”;endend casecase;endend processprocess;endend component_1_case_rtl;(3) 用 whenwhen elseelse 语句。librarylibrary ieee;useuse component_1_when isportisport(a,b,sel: inin std_logic_vector(1 downtodownto 0);q: outout std_logic_vector(1 downtodownto 0);endend component_1_when;architecturearchitecture component_1_when_rtl ofof component_1_when isisbeginbegin q= a nandnand b wh