时序逻辑电路 (2)ppt课件

1、第五章第五章 时序逻辑电路时序逻辑电路数字逻辑电路电子教案西北大学信息学院 常用的中、小规模规范化集成产品，如存放器、计数器等经常大量地运用在各种数字系统中。本章引见这些电路的设计、构成、任务原理、逻辑功能及运用方法，最后引见时序逻辑电路中的竟争与冒险景象。存放器及移位存放器存放器及移位存放器数字逻辑电路电子教案西北大学信息学院 存放器：用来存放一组二进制代码或数值。一个触发器能存储一位二值信息，N个触发器组成的存放器能存储N位的二进制代码或数值。同步D触发器组成的4位存放器74LS75逻辑电路图。数字逻辑电路电子教案西北大学信息学院 存放器在CP的高电平常，其形状Q随D而变，在CP为低电平常

2、，Q端形状坚持。即D0D1D2D3端的数码在CP下降沿到来时并行输入到存放器中保管起来。存放器形状改动是与时钟脉冲CP同步的，故称为同步送数方式。74LS75可以做两位存放器，也可以做四位存放器运用。 直接信号 也可以给存放器送数，其衔接方式如图。当置数正脉冲到时，输入端数据D0D1D2D3传送至D触发器 和 端，各触发器按D端数据来设置存放数码。这种任务方式称为异步送数、存放器形状改动与CP无关。DSDRDSDR数字逻辑电路电子教案西北大学信息学院 前述存放器数码各位均是并行送入存放器。存放器存放的数码也是并行输出的。 故将这种输入、输出方式称并行输入、并行输出方式。数字逻辑电路电子教案西北

3、大学信息学院 移位存放器Shift Register)除了具有存储代码的功能，还具有移位功能，存储的代码在移位脉冲的作用下依次左移和右移。移位存放器移位存放器 1.由D触发器构成的4位移位存放器图示。第一个触发器的输入端D接纳输入信号，其他各触发器的D端与前一个触发器的Q输出相连，各触发器的CP端输入移位时钟脉冲。数字逻辑电路电子教案西北大学信息学院 电路中各触发器的输入为前一个D触发器的形状输出，那么在移位脉冲上升沿到时，前一个触发器的形状输出移入后一个触发器中，串行输入数据Di移入左边第一个触发器中，整个触发器的形状右移一位。假设移位存放器的初态为0000，输入信号为1011时，电路的形状

4、转换Q0Q1Q2Q3如图。数字逻辑电路电子教案西北大学信息学院 电路经过4个移位脉冲，输入的4位串行数据全部移入到存放器中，Q0Q1Q2Q3并行输出触发器数据，将串行输入的数据转换为并行输出。 假设用置数脉冲为四个触发器置入初态数据，那么在4个移位脉冲的作用下，触发器中数据从串行输出D0全部输出，将并行输入的数成转换为串行输出。 移位存放器在数字系统中经常做串行并行转换器数字逻辑电路电子教案西北大学信息学院 2.由JK触发器构成的移位存放器图示。当输入1101时，该移位存放器各点的波形图示。数字逻辑电路电子教案西北大学信息学院 双向移位存放器即能左移又能右移的移位存放器，74LS194是一个典

5、型的4位双向移位存放器，由四个RS触发器的一些门电路构成，其逻辑图及符号如图示。3.中规模集成移位存放器 图中，DIR是数据右移输入串行输入端，DIL数据左移输入端，DADD为数据并行输入端，QAQD为数据并行输出端。 为异步清零输入端，CP是时钟脉冲输入端，上升沿触发触发器，使移位存放器的形状转换。S1、S0为任务方式选择输入，取不同值时，可使74LS194任务在不同的方式。DR数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院1 ，四个RS触发器的直接清零输入0电平，QAQD同时被清零。正常任务时，接高电平。0DR2S1S0=00时， ， ， nBBQS nBBQR

6、nnQRSQ1CP上升沿到时， 。同理可得， 因此，移位存放器任务在坚持形状。nBnBQQ1nDnCnAnDnCnAQQQQQQ1113S1S0=11时， ， ，CP上升沿到时， 。同理可得， ，因此，移位存放器任务在并行置数形状。 BBDS BBDR BnBDQ1ACDQQQnDnCnA111数字逻辑电路电子教案西北大学信息学院4S1S0=01时， ， ，CP上升沿到时， 。同理可得， ， , ,因此，移位存放器任务在右移形状。 ABQS ABQR AnBQQ1IRnADQ1nBnCQQ1nCnDQQ15S1S0=10时， ， ，CP上升沿到时， 。同理可得， ， , , 移位存放器任务在左

7、移形状。 CBQS CBQR CnBQQ1BnAQQ1nDnCQQ1ILnDDQ1总结74LS194功能，以表格列出。数字逻辑电路电子教案西北大学信息学院DR数字逻辑电路电子教案西北大学信息学院利用74LS194A，扩展8位双向移位存放器电路。数字逻辑电路电子教案西北大学信息学院串行累加器数字逻辑电路电子教案西北大学信息学院 计数器是对输入脉冲个数进展累计的时序逻辑部件。由假设干个触发器构成，其形状按预定的顺序改动，以表征输入脉冲的个数。计数器 计数器种类繁多，同步异步，二进制和十进制，还有加法和减法计数器等。 计数脉冲同时触发各触发器，使触发器形状的变换同时发生。计数器的形状数为触发器个数的

8、2n。同步二进制计数器： 数字逻辑电路电子教案西北大学信息学院 由n个触发器构成的n位计数器，有2n个独立形状，利用这些形状，可以表征输入脉冲的个数。普通地，计数器在计数前初始形状为0态，随着计数脉冲的输入，其形状按1，2，3，进展转换，当输入脉冲个数到达2n-1时，计数器处于全1形状，此时，已是n位计数器所能表示的最大数值，利用进位输出信号C等于1表征这一形状，这样，当下一个计数脉冲到达时，计数器的形状又回到了0态，进位输出C变为低电平。C的变换，表征了n位计数器的进位。数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院 察看n位计数器的形状转换发现，最低位Q0，每来一

9、个CP形状均翻转，第i位任何一位以下各位皆为1时，那么在下一个计数脉冲到时，该位的形状发生变换。利用JK触发器构成的同步四位二进制计数器的逻辑电路图。数字逻辑电路电子教案西北大学信息学院 四个JF触发器接成T触发器，计数脉冲下降沿同步触发。Q0每来一个CP必翻，Qi在i位以下各位为1时，T为1，下一个CP到时形状必翻，其它情况形状不变。画出时序图及形状转换图。100 KJ011QKJ0122QQKJ01233QQQKJ数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院 时序图阐明，假设计数脉冲的频率为f0 ，那么Q0、Q1、Q2、Q3和脉冲频率依次为f0 /2、 f0 /

10、4、 f0 /8、f0 /16。故计数器也称为分频器。 集成计数器电路，除了根本计数功能外，还附加了许多控制电路，以添加电路的功能和运用灵敏性。以下图为74LS161逻辑图。74LS161四位二进制同步计数器数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院DRLD 74LS161具有计数，置数、坚持及异步清零功能。D3D0为数据输入端，Q3Q0为形状输出，C为进位输出，RD为异步清零输入端， LD为置数控制信号，EP和ET为任务形状控制端。CP是计数脉冲输入端，上升沿触发使计数器形状转换。计数器的任务由EP和ET来控制。数字逻辑电路电子教案西北大学信息学院 1清零脉冲

11、：直接接至各触发器的异步清零端，为0时，直接去除各触发器为0态，使计数器形状为0000。正常任务时，接高电平。DR 2置数脉冲 =0，那么： LD0000DKDJ0000010DQKQJQn同理： 123111213DDDQQQnnn电路任务在并行置数形状。 3置数脉冲EP.ET=0时，000 KJ010QQn同理： 123111213QQQQQQnnn电路形状坚持。 数字逻辑电路电子教案西北大学信息学院 4EP.ET=1时有：100 KJ011QKJ0122QQKJ01233QQQKJ电路实现计数功能。此时ETQQQQC0123 当ET=1，Q3Q2Q1Q0=1111时，输出C为1，利用C的

12、高电平或下降沿作为进位输出信号。数字逻辑电路电子教案西北大学信息学院 74LS161的功能用时序图表示如下：数字逻辑电路电子教案西北大学信息学院 计数脉冲只接到部分触发器的CP端，故计数脉冲到时，触发器的形状转换不是同时进展。 察看n位二时制计数器的形状转换规律发现，Q0每来一个计数脉冲形状必翻由0变1，或1变0，Qi是在Qi-1的形状由1变为0下降沿时，形状必翻。由此画出由JK触发器构成的4位异步二进制计数器如下图：图中，以计数脉冲作为Q0的CP脉冲，使Q0每来一个计数脉冲形状必翻，以Qi-1作为Qi的CP脉冲，使每来一个Qi-1下降沿形状必翻。为了实现方便，图中均采用下降沿触发JK触发器，

13、并接成T触发器，T=1。异步二进制计数器数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院 目前常用的异步二进制计数器集成产品，型号有SN74293，SN74177 CC4060等。 SN74293的逻辑图如下图，由一个1位计数器和一个3位计数器构成，当QA与CPB衔接，以CPA作计数脉冲输入时，可构成4位异步二进制计数器，其形状QDQCQBQA转换关系和前述同。R01和R02为异步清零输入，同为高电平常，计数器被清0。 假设以QB作为计数脉冲，QD与CPA相接，此时形状转换QAQDQCQB与前述一样。数字逻辑电路电子教案西北大学信息学

14、院数字逻辑电路电子教案西北大学信息学院 异步计数器，由于进位信号是逐级传送的，它的计数速度或最高输入脉冲频率遭到了限制。4位二进制异步计数器，当形状由1111变为0000时，输入脉冲要经过四个触发器的传输延迟时间tpd，才干到达新的稳定形状，假设tpd=50ns，那么完成形状转换所需的总时间为200ns。在这种情况下，假设两个计数脉冲之间的时间间隔小于200ns，那么，在最后一个触发器变为0态之前，第一个触发器开场由0变1，使形状转换出现错误，无法分辩计数器中所累计的数据。数字逻辑电路电子教案西北大学信息学院 同步计数器，全部触发器的CP端输入同一个计数脉冲，计数器形状的变换是同时发生的，计数

15、速度较快，在译码显示时，不易出现过失。但由于计数脉冲要同时接到各级触发器的CP端驱动其任务，故要求脉冲发生电路具有较大的驱动才干。 前述计数器均在输入计数脉冲的作用下，形状按二进制递增的规律转换，称为加法计数器。假设形状按二进制递减规律变换时，那么称为减法计数器。减法计数器与可逆计数器数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院 减法计数器的形状转换规律如表所示。开场时令计数器处于全1形状，然后每来一个计数脉冲，形状减1，直至全0，借位信号B为1，之后再来一个计数脉冲，形状返到全1，然后反复以上计数过程。最低位Q0每来一个计数脉冲，形状变化，其他各位在相邻低位形状由

16、0变1也就是有借位时，形状变化。JK触发器异步实现时，J和K均接1，实现T触发器逻辑功能。下降沿触发时，将低一位的Q接至高一位的CP端，使相邻低位由0变1时，Q由1变0下降沿时，触发相邻高位触发器形状变换。数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院 同步电路实现时，根据减法计数器的形状转换规律，Q0每来一个计数脉冲，形状必翻，其他各位在相邻低位都为0时，计数脉冲到时，形状必翻，相邻低位不全为0时，形状不变。选用JK触发器，各触发器鼓励信号如下，可实现同步减法计数。100 KJ011QKJ0122QQKJ01233QQQKJ数字逻辑电路电子教案西北大学信息学院 将加

17、法计数器和减法计数器组合起来，构成可加可减的可逆计数器。图示为4位异步二进制可逆计数器。 做为加法减法控制输入信号，为1时，做加法计数，0时，减法计数。 01201233/QQQdownupQQQdownupKJdownup/010122/QQdownupQQdownupKJ0011/QdownupQdownupKJ100 KJ数字逻辑电路电子教案西北大学信息学院 集成电路74LS191为4位同步二进制加/减计数器，具有加/减计数，异步置数，坚持等功能。逻辑电路图如示。 数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院写出FF2的直接置1输入SD和清0信号RD端表达式：

18、 LDDSD22LDDLDLDDRD2222222DRDSDD LD=0时， ， D2端输入的数据直接置入FF2中，同理，D0D3输入端的数据也直接置入各触发器中，实现计数器的异步置数功能。LD为高电平常，计数器的形状受使能端控制端S，加/减计数控制端U/D和时钟CP的控制。写出FF2的输入端逻辑表达式： 数字逻辑电路电子教案西北大学信息学院 S为高电平常，J2=K2=0，计数器处于坚持形状。 S=0，U/D=0时，J2=K2=Q1Q0。计数器处于加法计数方式。 S=0，U/D=1时，J2=K2=Q1Q0，计数器处于减法计数方式。74LS191功能表表示。)/(010122DUQQDUQQSK

19、J数字逻辑电路电子教案西北大学信息学院74LS191的时序功能 数字逻辑电路电子教案西北大学信息学院 进位/借位输出信号C/B在计数器做加法计数，Q3Q2Q1Q0=1111时为高电平，表示有进位输出；在计数器做减法计数，Q3Q2Q1Q0=0000时为低电平，表示有借位输出。C/B也称最大/最小输出端。CP0为串行时钟输出端，当C/B=1，计数器处于计数方式时，输出低电平。 数字逻辑电路电子教案西北大学信息学院 图示时序图为74LS191的一个任务实例。LD的低电平信号使Q3Q2Q1Q0=1101B=13，以后，由于U/D和S均为低电平，计数器的形状按13、14、15、0、1，2转换。当S变为高

20、电平常，计数器坚持形状不变，在U/D高电平后，计数器的形状又按减法规律变换，依次处于2、1、0、15、14、13 实践运用时，有时需求双时钟构造的加减计数器，使计数器作加法计数和减法计数时运用不同的计数脉冲源，典型号型号为74LS193 数字逻辑电路电子教案西北大学信息学院 模N计数器 将计数器所阅历的独立形状总数称为模。按模对计数器分类，可将计数器分为模2计数和非模2计数器。 模2计数器是指模为2n的计数器，n为计数器中形状变量的个数，如前述的4位二进制计数器，模为16，也称模16计数器。 非模2计数器是指模不等于2n的计数器，用得较多的如十进制计数器，模10计数器。 同步十进制计数器 模1

21、0计数器在计数脉冲的作用下，形状依次为0、1、2、9，形状Q3Q2Q1Q0=1001，此时，由控制部件控制各触发器的鼓励信号，使在下一个计数脉冲到时，电路的形状回到0000。计数器以历的独立形状只需10个形状。数字逻辑电路电子教案西北大学信息学院 JK触发器构成的同步十进制计数器的逻辑图。数字逻辑电路电子教案西北大学信息学院030123QKQQQJ0122QQKJ01031QKQQJ100 KJ 代入JK触发器的特性方程，得形状方程0000010QQKQJQn01103111111QQQQQQKQJQn0212012012012222212QQQQQQQQQQQQQQKQJQn03012333

22、3313QQQQQQQKQJQn数字逻辑电路电子教案西北大学信息学院 设初态Q3Q2Q1Q0=0000，那么根据形状方程式，列出电路的形状转换表。 数字逻辑电路电子教案西北大学信息学院 模10计数器的用09独立形状做有效形状，其他6个独立形状做为无效形状。假设电路启动时或遭到干扰，进入无效形状，列出形状转换关系发现，经过一个CP或两个CP，电路回到有效形状。称该电路具有自启动和自校正才干。数字逻辑电路电子教案西北大学信息学院 74LS160是中规模集成同步十进制加法计数器，其逻辑电路图图示。具有同步置数、异步清零、坚持等功能。LD、RD、D3D0、EP和ET等各输入端信号的功能工巧匠 法与74

23、LS161对应的信号一样，功能表也一样。不同的仅在于74160为十进制计数。数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院异步十进制计数器 触发器FF0，J0=K0=1，每来一个计数脉冲后沿，其形状Q0必翻。 触发器FF1，J1=Q3，K1=1，故在Q3为低电平常，每来一个Q0的下降沿，其形状必翻。当Q3为高电平常，Q1在Q0下降沿到达时，形状变化为0态。数字逻辑电路电子教案西北大学信息学院 触发器FF2的形状在每一个Q1的下降沿必翻。 触发器FF3形状在Q2Q1均为高电平常，每来一个Q0的下降沿必翻。当Q2Q1中有一个低电平常，Q3的形状设置为0态。数字逻辑电路电子

24、教案西北大学信息学院全形状转换图 数字逻辑电路电子教案西北大学信息学院 74LS290是按照上述电路构成的异步十进制加法计数器，其逻辑图图示，为了添加运用的灵敏性，FF0作单独模2计数器。以CP1为脉冲输入，Q3Q2Q1为形状输出，那么为模5计数器。假设CP1和Q0相连，CP0为脉冲输入， Q3Q2Q1Q0为模10计数器，形状转换按8421BCD码规律。 Q3接 CP0，CP1输入计数脉冲，那么电路也为模10计数器，其形状Q0Q3Q2Q1按5421码转换。 数字逻辑电路电子教案西北大学信息学院 74LS290还设置了两个清0端R01、R02和两个置9输入端S91、S92。 R01、R02同时高

25、电平常，计数器形状为0000。 S91S92同时为高电平常，计数器形状为1001。ABBAR数字逻辑电路电子教案西北大学信息学院恣意进制计数器 中规模集成计数器运用比较广泛的有十进制计数、十六进制计数器、十二进制计数器等。这些计数器均设置了诸多功能不同的输入输出端，利用这些端口，再辐以芯片外部不同方式的衔接电路，可以将计数器的功能进展扩展，组成恣意进制计数器。常用的方法有级联法、清零法和置数法。 级联法 单片计数器的计数范围总是有限的。当计数模值超越计数范围时，可用计数器的级联来实现。实现级联的根本方法有两种：同步级联和异步级联。数字逻辑电路电子教案西北大学信息学院 同步级联 ：外加的计数脉冲

26、同时接到各片计数器的时钟输入端，使各片计数器能同步任务。利用低位计数器片的进位借位输出做为高位片计数器的任务形状控制信号，当低位片计数器的进位借位信号有效时，高位片计数器才干对计数脉冲进展计数。图示电路为两片74160同步级联实现的百进制计数器。数字逻辑电路电子教案西北大学信息学院 图中，低位片计至91001时C为1，使高位片由坚持变为计数，在下一个CP信号到达时计入1，同时低位片回到00000，高位片又处于坚持形状，直到C又变为1。低位片的EP和ET恒为1 ，一直处于计数任务形状。数字逻辑电路电子教案西北大学信息学院 异步级联 将低位片的进位借位输出信号作为高位片的时钟输入信号。图示为两片7

27、4160异步级联实现的百进制计数器。数字逻辑电路电子教案西北大学信息学院 图中两片74160的EP和EP信号恒为1，均任务在计数形状。当低位片每计到91001时C为高电平，经反相器后使高位片的CP端为低电平。下个计数输入脉冲到达时，低位片回到00000形状，C跳变为0，使高位片的时钟输入端产生正跳变，于时高位片计入1。在这种接法下两片160不是同步任务的。数字逻辑电路电子教案西北大学信息学院 两片十进制计数器级联可以实现百进制计数器，三片十进制级联时可以实现千进制计数器。假设低位片为十进制计数器，高位片为十二计数器，级联后可以构成一百二十进制计数器。以下图电路中，三片74161采用同步级联方式

28、，请读者自行分析结果。74161EPEPCPCRDLDD D D DQ Q Q Q74161(低)EPEPCPCRDLDD D D DQ Q Q Q1200001111222333374161(高)EPEPCPCRDLDD D D DQ Q Q Q20011233计数脉冲输入数字逻辑电路电子教案西北大学信息学院 清零法适用于设置有清零功能的计数器，利用此方法可以实现单片计数范围内的恣意N进制计数器。根本思想：使计数器从初态O开场计数，阅历N个形状到达终止形状后，在第N+1个形状时，利用外电路产生清零信号并反响到计数器的异步清零输入端，使计数器立刻复位至0形状，之后，反复以上过程。 在这种联接方

29、式中，N进制计数器的独立稳定形状包括N 个形状，而第N+1个形状只是在极短的瞬间出现，用于产生异步清零信号，称为过渡态。图示为七进制计数器的电路逻辑图及时序图。清零法数字逻辑电路电子教案西北大学信息学院74160EPEPCPCRDLDD D D DQ Q Q Q00112233计数脉冲输入1 电路形状为0111时，立刻产生清零信号，使计数器形状加到0000。数字逻辑电路电子教案西北大学信息学院 利用与非门产生清零信号，此信号随着计数器清零而立刻消逝，继续时间极短，假设触发器的复位速度有快有慢，那么能够动作慢的触发器还未来得及复0，清零信号曾经消逝，导致电路产生逻辑错误。因此，这种接法的电路可靠

30、性不高。修正电路如下。数字逻辑电路电子教案西北大学信息学院 与非门G 将计数器的形状进展反响，门G1和门G2组成根本RS触发器，Q端输出的信号做为复零信号。当电路进入过渡态0111时，G门输出0电平，根本RS触发器清0，计数器清零。 G门输出高电平，根本RS触发器的形状坚持0，因此计数器的清零信号得以维持，直到计数脉冲回到低电平以后，根本RS触发器被置1，计数器的清零信号消逝。可以看出，清零信号的宽度与计数脉冲高电平的继续时间相等。同时，由Q端输出同样宽度的进位信号。在有的计数器产品中,将G、G1、G2门组成的附加电路直接制造在计数器芯片上，这样在运用时就不用外接电路了。数字逻辑电路电子教案西

31、北大学信息学院数字逻辑电路电子教案西北大学信息学院 置数法也称同步置数法，适用于设置有同步置数功能的计数器。利用此方法同样可以实现单片计数器范围内的恣意N进制计数器。其根本思想是：计数器从某个预置形状M 开场计数，依次阅历N个形状到达终止形状，在终止形状时，利用外电路产生置数信号并反响到计数器的同步置数输入端，使计数器在下一个计数脉冲到达时置入形状M，之后，反复以上计数过程。在这种联接中，N进制计数器的独立稳定形状包括N个形状，终止形状用来产生同步置数信号，且做为N进制计数器的独立形状之一，这和异步清零法不同。图示是利用74161实现的九进制计数器。 置数法数字逻辑电路电子教案西北大学信息学院

32、74161EPQ Q Q QCPETD D D DLDRDC1013322011计数输入 图a计数器从预置形状00000开场计数，直到81000形状时，与非门产生置数信号，下一CP 到达时，置入0，选择74161的前九个形状作为九时制计数器形状。b选择74161的中间9个形状，c选择74161的后9个形状。74161EPQ Q Q QCPETD D D DLDRDC101332201计数输入174161EPQ Q Q QCPETD D D DLDRDC101332201计数输入11数字逻辑电路电子教案西北大学信息学院 以上电路，均采用加法计数器来实现恣意进制计数器。假设是减法计数器，实现方法根

33、本一样。例如四位二进制减法计数器实现6进制计数器，采用置数法时，可使预置值为15，计数过程为15-14-13-12-11-10，到达形状10，产生置数信号，在下一个CP到达时，计数器置入15，再反复。清零法实现时，计数过程为0-15-14-13-12-11，在过渡态10时，产生清零信号，使计数器立刻回复0形状，再反复 。十进制计数器，利用异步清零法和同步置数法，可以实现29进制计数器。对于百进制计数器，可以实现299进制的恣意进制计数器。数字逻辑电路电子教案西北大学信息学院 以移位存放器为主体构成的同步计数器，常见的有环形计数器和扭环形计数器两种。移位型计数器1环形计数器Ring Counte

34、r 移位计数器最后一级的输出送回至最前级的输入端，便构成环形计数器。D触发器构成图示QDC11DAAQDC11DBBQDC11DCCQDC11DDDCP数字逻辑电路电子教案西北大学信息学院 假设电路的初始形状为QAQBQCQD=0001，在CP的作用下，电路形状按00011000010001000010的循环转换。根据计数器的计数规律，可做四进制计数器来运用，取0001、0010、0100、1000所组成的循环为有效循环，其形状转换图如图示0000001000010100100001011111101010011100001101101101111010110111数字逻辑电路电子教案西北大学

35、信息学院 电路存在无效循环和死循环，假设电路在干扰等要素的影响下，脱离有效循环进入任何无效形状后，将不能自动前往有效循环，这阐明电路不具备自启动才干。利用移位存放器的置数功能，可以有效消除了有效循环，确保电路的正常任务。 74LS194DILDRDSSCP Q Q Q Q D D D DAAIR01DDCCBB1110001000000100100100101100001001110101011111111000111010011011000111数字逻辑电路电子教案西北大学信息学院 右移信号DIR和置数控制信号S1由移位存放器的形状决议，它们之间的真值关系如表所示。 化简卡诺图，求得 DIR

36、=QA+QB+QC S1 = QD 按照上述逻辑表达式设计的组合逻辑电路称为反响电路，反响电路不同，电路的形状转换关系不同。 数字逻辑电路电子教案西北大学信息学院 环形计数器的进位模数与移位存放器中触发器数相等，且每一个有效形状只包括一个1或0，这在某些特定场所非常有利。但其形状的利用率比较低，16个形状仅运用了4个。2扭环形计数器Twisted Ring Counter 又称约翰逊计数器Johnson Counter，是将移位存放器最后一级反变量输出接至第一级的输入端而构成，图示电路及形状转换图。数字逻辑电路电子教案西北大学信息学院 扭环形计数器存在两个形状循环，假设采用左边的循环为有效循环

37、，那么余下的循环为无效循环，阐明此电路不具备自启动才干。适当设计反响电路，使电路可以自启动1000010100101001011011011010010000010011011111110000111011001011数字逻辑电路电子教案西北大学信息学院具有自启动才干的扭环形计数器。形状转换关系如图。 74LS194DILDRDSSCP Q Q Q Q D D D DAAIR01DDCCBB11011000010100101001011011011010010000010011011111110000111011001011数字逻辑电路电子教案西北大学信息学院 扭环形计数器的形状数是移位存放器

38、中触发器个数的2倍，其形状利用率较环形计数器提高一倍，而且，有效形状转换时，只需一位触发器改动形状，因此电路任务时更可靠。3脉冲分配器 能将时钟脉冲信号进展分频，并经过多条输出线顺序输出。当环形计数器任务在1000010000100001循环形状时，它就是一个脉冲分配器，画出在时钟脉冲的作用下各触发器的输出波形看出，每路输出的脉冲周期是时钟周期的4倍，并且按顺序依次输出。 数字逻辑电路电子教案西北大学信息学院 波形表示，每路输出的脉冲周期是时钟周期的4倍，并且按顺序依次输出QD1DC1BBQD1DC1CCQD1DC1AAQD1DC1DD1CPCPQQQQCBAD数字逻辑电路电子教案西北大学信息

39、学院 利用环形计数器和扭环形计数器构成的脉冲分配器，电路构造简单，缺陷是运用的触发器数目比较多，故适用产生较少顺序脉冲数目的场所。在顺序脉冲数目较多时，可以用计数器和译码电路组合成实现。图示电路采用八进制计数器和译码器构成脉冲分配器，其电压波形图请读者自行做出。 74161CPCLDRDETEPQ Q Q QD D D D102320133-8译码器Y Y Y Y Y Y Y Y A A A10232017654CP数字逻辑电路电子教案西北大学信息学院4 序列信号发生器 用来产生规定的串行脉冲序列信号，构成方法有多种，比较简单、直观的方法是采用计数器和数据选择器组成。例如，要产生1101000

40、1时间顺序自左而右的序列信号，长度为8，那么可以设计一模8计数器，然后在计数器的根底上加上适当的组合逻辑电路即可实现。组合电路可用最小项译码器和数据选择器实现。数字逻辑电路电子教案西北大学信息学院 图中，模8计数器采用74161设计实现，组合逻辑电路采用数据选择器实现，其输出Y即序列信号，与计数器形状之间的真值关系如表所示。这样，当计数器的形状在CP作用下转换时，整个电路输出延续、循环的序列信号11010001。 74161CPCLDRDETEPQ Q Q QD D D D10232013CP数据选择器AAADDDDDDD11数字逻辑电路电子教案西北大学信息学院 序列

41、信号发生器还可以采用移位型计数器实现。假设同样要求发生序列信号11010001时，那么可以根据序列信号的长度选择扭环型计数器和数据选择器构成，并按扭环型计数器的形状转换次序，写出数据选择器的输出如表所示，利用数据选择器实现如图的逻辑电路。 74LS194DDCPRDSSQ Q Q QD D D DCDBABDCACP数据选择器AAADDDDDDD11101IRIL0数字逻辑电路电子教案西北大学信息学院 时序电路由组合电路和记忆电路两部分构成。设计一个时序电路，包含两部分电路的设计过程。普通设计步骤为：1根据文字描画的设计要求，画出原始形状图或形状表。2将原始形状图中的

42、反复形状进展合并，得简化形状图。3对形状图中的形状合理分配二进制代码，形状编码。4根据代码方式的形状图，确定触发器的类型和个数，由触发器的特性方程列出各触发器的鼓励函数。写出输出逻辑表达式。5根据鼓励函数及输出逻辑表达式，画出实现电路图。6检查电路的逻辑功能能否可以实现设计要求，能否具有自启动才干。同步时序逻辑电路的设计数字逻辑电路电子教案西北大学信息学院下面经过详细时序电路的设计实现深化了解设计方法步骤。例：设计一序列脉冲检测器，当延续输入信号110时，该逻辑电路输出为1，否那么输出为0。解：1形状图和形状表。 由设计要求，可以确定该电路只需一个输入变量和一个输出变量，输入变量记为X，是一个

43、串行的序列信号；输出变量记为Y，并定义当输入信号出现序列110时，Y为1，否那么，Y为0。输出Y与电路以前的输入X有关，所以必需利用电路的形状来记忆输入序列110。数字逻辑电路电子教案西北大学信息学院 定义S0为电路的初始形状，阐明未接纳到待检测序列。S1形状代表电路已接纳到有用序列110的第一个元素1，S2代表接纳到有用序列的延续两个1元素。S3代表接纳到有用序列110。那么，根据检测器的逻辑功能，可列出原始形状转换图。SSSS12300/00/00/11/01/00/01/01/0数字逻辑电路电子教案西北大学信息学院2比较原始形状图中的形状S0和S3，可以发现，它们在同样的输入下有同样的输

44、出，而且转换到一样的次态，因此，称这两个形状为等价形状，可以合并为一个。 于是得到化简后的形状转换图。SS011/0S20/00/11/01/00/03由于电路形状只需三种，应选用两个触发器作为记忆元件，取触发器的形状Q1Q0的00、01、10分别代表形状S0、S1和S3，画出编码后的形状转换图，并变换成形状真值表方式。数字逻辑电路电子教案西北大学信息学院下面经过详细时序电路的设计实现深化了解设计方法步骤。01001/0100/00/11/01/00/0数字逻辑电路电子教案西北大学信息学院 根据形状真值表填出形状变量卡诺图与输出变量卡诺图经化简，得逻辑表达式： 00 01 11 1001Q1Q

45、0 x010000*nnQ0n+1 00 01 11 1001Q1Q0 x000010*nny nnnnXQXQQQ10111XQQQnnn0110XQYn1 数字逻辑电路电子教案西北大学信息学院4假设选JK触发器，根据其特性方程，可写出每个JK触发器的鼓励方程。 XQJn01XQJn105根据上式，画出逻辑电路图如图4.62所示。nnnQKQJQ1XK 110K数字逻辑电路电子教案西北大学信息学院6按照同步时序逻辑电路的分析方法检验电路的逻辑功能正确与否。 上例的设计实际阐明，时序电路设计中最关键的一步，是原始形状图的建立，它是在充分了解设计要求的根底上，结合实际阅历而得出的，所以，需求一定

46、的阅历和技巧。建立原始形状图，普通按照“宁多勿漏的原那么进展，即将能够出现的形状都思索在内，由此得出的原始形状图形状很多，需求将其中的等价形状合并化简，求得最简形状图。形状数越少，意味着设计出的电路越简单。原始形状图的化简方法很多，详细可参阅其它有关书目。数字逻辑电路电子教案西北大学信息学院例：试设计带有进位输出的十一进制计数器。解：1形状图或形状表 计数器的任务特点是在时钟信号的作用下自动地从一个形状转换到下一个形状，所以计数器无输入信号，只需进位输出信号C。根据前述计数器的特点，直接可以确定十一进制计数器具有十一个形状，用S0、S1、S9、S10表示。其形状转换图为：S0S10S9S8S7

47、S6S5S4S3S2S1/0/0/0/1/0/0/0/0/0/0/0/0/0数字逻辑电路电子教案西北大学信息学院2计数器的十一个形状，用形状变量Q3Q2Q1Q0表示。假设设计中不做特别要求，形状可按自然二进制数00001010作为S0S10编码，那么1011、1100、1101、1110、1111五个形状为无效形状，列出编码后的形状真值表。卡诺图填出经化简，求出次态方程如下：数字逻辑电路电子教案西北大学信息学院 00 01 11 1000011110Q3Q1Q2Q0n+1nnnnQ30*100*0010010 00 01 11 1000011110Q3Q1Q2Q0n+1nnnnQ20*010*

48、1001001 00 01 11 1000011110Q3Q1Q2Q0n+1nnnnQ10*000*1101110 00 01 11 1000011110Q3Q1Q2Q0n+1nnnnQ01*000*1100011 00 01 11 1000011110Q3Q1Q2Q0nnnnC0*001*0000000数字逻辑电路电子教案西北大学信息学院3假设选JK触发器，根据其特性方程，写出每个JK触发器的鼓励方程。 nnnnnnnQQQQQQQ01231313nnnnnnnnQQQQQQQQ012021212nnnnnnnnnQQQQQQQQQQ01301301311nnnnnQQQQQ030110nn

49、nQKQJQ1数字逻辑电路电子教案西北大学信息学院 4由鼓励方程直接画出实现逻辑电路图。由鼓励方程直接画出实现逻辑电路图。 nnnnQKQQQJ130123nnQQJ012nnnnQQQQK010120303031QQQQQQJnnnnnnQQK031nnnnQQQQJ3131010K 数字逻辑电路电子教案西北大学信息学院(5) 验证电路的逻辑功能正确与否。将0000作为初态，根据电路图分析或由次态方程计算，得到相应的次态，所得结果应与形状真值表一样。对于电路的五个无效形状，分别代入次态方程，计算出它们的次态，画出电路的形状转换图可以看出，该电路是具备自启动才干的。1JC11K1JC11K1JC11K1JC11K1=1CPFF0FF3FF2FF1Q0Q3Q2Q1C数字逻辑电路电子教案西北大学信息学院00000001001000110100010110101001100001110110/0/0/1/0/0/0/0/0/0/0/0/0101111011111110011106为了使设计完成的电路一定具有自启动才干，应将自启动问题兼顾在电路设计全过程。常用的做法有两种，一种是在形状真值表中直接将无效形状的次态定义为有效形状中的任一种，使形状真值表为完全描画问题，由此设计实现的电路是一定具有自启动才干的。例如上