集成电路第二章课件

1、第二章第二章 集成电路制作工艺集成电路制作工艺北京工业大学电控学院耿淑琴12.1 2.1 集成电路加工的基本操作集成电路加工的基本操作2.1.1 形成某种材料的薄膜形成某种材料的薄膜2.1.2 在各种薄膜材料上形成需要的图形在各种薄膜材料上形成需要的图形2.1.3 通过掺杂改变材料的电阻率或杂质类型通过掺杂改变材料的电阻率或杂质类型22.1.1 形成某种材料的薄膜v膜：膜：二氧化硅（二氧化硅（SiO2）、多晶硅、氮化硅、）、多晶硅、氮化硅、v 金属硅化物、金属薄膜金属硅化物、金属薄膜v方法：方法：v化学汽相淀积化学汽相淀积（Chemical Vapor Deposition-CVD）v物理汽相

2、淀积物理汽相淀积（Physical Vapor Deposition-CVD）v高温热氧化法高温热氧化法（氧气由外部送入反应室）生成（氧气由外部送入反应室）生成SIO2要消耗衬底上的硅。要消耗衬底上的硅。22SiO O Si高温342.1.1 形成某种材料的薄膜v淀积方法薄膜均匀覆盖在硅片上；淀积方法薄膜均匀覆盖在硅片上；v氧化方法可以实现局部氧化方法可以实现局部SIO2膜。膜。52.1.2在薄膜上形成图形在薄膜上形成图形v光刻和刻蚀光刻和刻蚀甩胶甩胶曝光（亮区曝光（亮区 和和 暗区）暗区）显影显影刻蚀（湿法刻蚀和干法刻蚀）刻蚀（湿法刻蚀和干法刻蚀）去胶去胶62.1.2在薄膜上形成图形在薄膜上

3、形成图形v光刻和刻蚀光刻和刻蚀(光刻是决定特征尺寸的关键工艺光刻是决定特征尺寸的关键工艺-不断实现更小的线条图形不断实现更小的线条图形)甩胶：正胶和负胶甩胶：正胶和负胶（高分辨率都采用正胶）（高分辨率都采用正胶）曝光：亮区曝光：亮区 和和 暗区暗区显影显影刻蚀：湿法刻蚀和干法刻蚀刻蚀：湿法刻蚀和干法刻蚀（现（现IC都采用干法刻蚀）都采用干法刻蚀）去胶去胶7光刻和刻蚀（负胶）原理光刻和刻蚀（负胶）原理892.1.3 掺杂改变电阻率或杂质类型掺杂改变电阻率或杂质类型掺杂原理掺杂原理10硅的共价键硅的共价键11金刚石结构金刚石结构12硅晶格的二维表示硅晶格的二维表示13掺磷掺磷14掺硼掺硼未电离未电

4、离15掺硼掺硼电离电离16多子与少子多子与少子vn0 p0 = ni217掺杂电阻率或杂质类型掺杂电阻率或杂质类型v衬底通过扩散或离子注入改变材料的电阻率，衬底通过扩散或离子注入改变材料的电阻率，或改变局部的杂质类型，形成或改变局部的杂质类型，形成pn结结v集成电路中主要是通过离子注入进行掺杂集成电路中主要是通过离子注入进行掺杂(doping)常温注入常温注入离子注入需要退火离子注入需要退火v集成电路中掺杂工艺用于改变材料电阻集成电路中掺杂工艺用于改变材料电阻182.1.3 掺杂改变电阻率或杂质类型掺杂改变电阻率或杂质类型v总之，总之，IC通过通过形成薄膜、形成图形、掺杂形成薄膜、形成图形、掺

5、杂这这样一些基本工序多次加工制成的样一些基本工序多次加工制成的192.2 2.2 典型的典型的CMOSCMOS结构和工艺结构和工艺vCMOSComplementary MOS由由NMOS和和PMOS组成组成202.2.1 MOS2.2.1 MOS晶体管的结构和分类晶体管的结构和分类1.MOS晶体管的结构晶体管的结构v沟道长度沟道长度L和沟道宽和沟道宽度度W（若忽略场氧化层在有源区（若忽略场氧化层在有源区边缘形成的鸟嘴，也是有源区的宽边缘形成的鸟嘴，也是有源区的宽度，）度，）v栅极栅极G、源极、源极S和漏和漏极极D和体端衬底和体端衬底BMOSFET平面图212.2.1 MOS2.2.1 MOS晶

6、体管的结构和分类晶体管的结构和分类v纵深方向：纵深方向：栅电栅电极极(一般是高掺杂的多晶硅一般是高掺杂的多晶硅) 、栅绝缘层栅绝缘层(一般是二氧一般是二氧化 硅 ）化 硅 ）和半导体硅和半导体硅衬底衬底v水平方向（有源水平方向（有源区区）：）：源区、沟源区、沟道区和漏区，沟道区和漏区，沟道区和硅衬底相道区和硅衬底相通通(也叫体区也叫体区Bulk body) MOSFET剖面图剖面图222.2.1 MOS2.2.1 MOS晶体管的结构和分类晶体管的结构和分类v栅极通过栅极通过SIO2与与其他区隔离，其他区隔离，绝绝缘栅场效应晶体缘栅场效应晶体管。管。v栅氧化层厚度栅氧化层厚度tox,源漏区与衬底

7、形源漏区与衬底形成的成的PN结深结深xj。 MOSFET剖面图剖面图23沟道长度沟道长度L应是源、应是源、漏区和衬底形成的冶漏区和衬底形成的冶金结之间的距离，与金结之间的距离，与版图上多晶硅的栅长版图上多晶硅的栅长不同。源、漏区的杂不同。源、漏区的杂质有横向扩散长度质有横向扩散长度LD ，实际的沟道长度实际的沟道长度为：为：L = LG - 2LDLD近似为近似为0.8xj。忽略忽略了多晶硅栅图形的加工误差，了多晶硅栅图形的加工误差，假设假设LG和版图设计的栅长一和版图设计的栅长一样。样。 24MOS晶体管的实际沟道宽度晶体管的实际沟道宽度v 考虑场区氧化时场氧化层在有源区考虑场区氧化时场氧化

8、层在有源区(WA)边缘形成的边缘形成的鸟嘴鸟嘴（bird beak）(WD)，实际的沟道宽度为，实际的沟道宽度为vW = WA 2WD鸟嘴鸟嘴252.2.1 MOS2.2.1 MOS晶体管的结构和分类晶体管的结构和分类2. MOS晶体管的分类晶体管的分类vNMOS晶体管：晶体管：p型硅衬底上的型硅衬底上的n+源漏区，工源漏区，工作时在栅极下方的作时在栅极下方的p型硅衬底的表面上形成型硅衬底的表面上形成n型导电沟道型导电沟道vPMOS晶体管：晶体管：n型硅衬底上的型硅衬底上的p +源漏区，源漏区，工作时在工作时在n型硅衬底上的表面形成型硅衬底上的表面形成p型导电沟型导电沟道道262 2、MOS晶

9、体管的分类晶体管的分类 NMOS：增强型：增强型 VTN0 耗尽型耗尽型 VTN0PMOS：增强型：增强型 VTP0 27N沟增强型沟增强型28N沟耗尽型沟耗尽型29P沟增强型沟增强型30P沟耗尽型沟耗尽型31四种四种MOS晶体管的符号与结构晶体管的符号与结构323.增强型增强型NMOS工作原理工作原理vVGSVT0，沟沟道区半导体表面道区半导体表面达到强反型达到强反型，即，即源漏极连通。源漏极连通。v当当VDS0且较小且较小时时,形成漏极指形成漏极指向源极的横向电向源极的横向电场，电子从场，电子从S到到D极。极。反型层相反型层相当于线性电阻，当于线性电阻，电流随漏电压增电流随漏电压增大而线性

10、增大。大而线性增大。增强型增强型NMOS电流电流-电压特性电压特性33耗尽区2.2.1 MOS2.2.1 MOS晶体管的结构和分类晶体管的结构和分类3.增强型增强型NMOS工作原理工作原理v随着随着VDS增大，增大，从源到漏沿从源到漏沿沟道方向的电位差加大，沟道方向的电位差加大，沟道和衬底之间的反向偏沟道和衬底之间的反向偏压逐渐加大，使耗尽层压逐渐加大，使耗尽层电电荷荷逐渐增加，而反型层电逐渐增加，而反型层电荷逐渐减少。荷逐渐减少。增强型增强型NMOS电流电流-电压特性电压特性342.2.1 MOS2.2.1 MOS晶体管的结构和分类晶体管的结构和分类3.增强型增强型NMOS工作工作原理原理v

11、VDS=VGS-VT,漏端反漏端反型层电荷为型层电荷为0，沟，沟道夹断。道夹断。增强型增强型NMOS电流电流-电压特性电压特性352.2.1 MOS2.2.1 MOS晶体管的结构和分类晶体管的结构和分类3.增强型增强型NMOS工作原理工作原理vVDSVGS-VT，夹断区向源夹断区向源端移动，在夹断点和漏区端移动，在夹断点和漏区之间形成耗尽区之间形成耗尽区（夹断区）（夹断区）。v沟道夹断后，运动到夹断沟道夹断后，运动到夹断点的载流子被夹断区的强点的载流子被夹断区的强电场直接拉到漏极。电场直接拉到漏极。v源端到夹断点的电压保持源端到夹断点的电压保持为为VGS-VT,故电流保持恒定，故电流保持恒定，

12、即饱和区特性。即饱和区特性。增强型增强型NMOS电流电流-电压特性电压特性36四种四种MOS晶体管的晶体管的输入特性曲线输入特性曲线37由以上分析由以上分析,可以得到可以得到MOSFET两个重要特性曲线：两个重要特性曲线：lMOS管的转移特性曲线管的转移特性曲线 lMOS管的管的I-V特性曲线（输出特性曲线）特性曲线（输出特性曲线）体现VGS对ID 大小的控制：记作：ID=F (VGS) VDS=常数VT：开启电压，当VGSVT时，方有电流体现VDS对MOS管电流的 控制作用382.2.1 MOS 2.2.1 MOS 晶体管的结构和分类晶体管的结构和分类vMOSFET 是电压控制元件是电压控制

13、元件v(MOS是金属是金属-氧化物氧化物-半导体场效应晶体管半导体场效应晶体管Mental Oxide-Semiconductor Field Effect Transistor- MOSFET )vMOSFET基本特性基本特性 由栅压对电路元件进行控制由栅压对电路元件进行控制,降低了功耗降低了功耗vMOSFET自然隔离，提高了集成度自然隔离，提高了集成度 较较TTL更适合作成更适合作成 LSI 和和 VLSI 39 用用 MOSFET (MOSMOSFET (MOS场效应晶体管场效应晶体管) )，几乎，几乎可实现可实现 MOSIC MOSIC 中所需的全部电路元件中所需的全部电路元件： u非

14、线性电阻非线性电阻uMOS 电容电容u作为有源驱动元件作为有源驱动元件u用传输门的形式构成：门控结构用传输门的形式构成：门控结构u利用栅电容能存储电荷的效应，构成简单的动态电利用栅电容能存储电荷的效应，构成简单的动态电路，可制作高集成度的动态存储器路，可制作高集成度的动态存储器u利用浮栅结构，制作可改写的利用浮栅结构，制作可改写的“只读存储器只读存储器”，EPROM40MOS结构特点结构特点 结构简单面积小结构简单面积小高输入阻抗高输入阻抗D、S对称性结构，便于连线对称性结构，便于连线有效工作区集中在半导体表面，有效工作区集中在半导体表面， 并与衬底隔离并与衬底隔离41 MOS晶体管工作的三维

15、能带图分析晶体管工作的三维能带图分析VGS= 0 沟道区半导体处于沟道区半导体处于平带平带VGS= 0 两个两个N+ 区与沟道区（区与沟道区（P型硅）形成型硅）形成PN结自建场结自建场 即有即有“PN结势垒结势垒”，但无电，但无电流流42VGS0 VDS=0形成纵向电场（X方向），P型硅衬底表面向下弯曲，形成沟道。但从S到D 费米能级保持水平，故仍没有电流。VGS0 / VDS0 在方向纵向电场作用下，形成沟道，在方向发生傾斜，形成电场，电子从S向D运动从而形成电流，记为ID。 432.2.2 MOS2.2.2 MOS晶体管的结构和分类晶体管的结构和分类vCMOS工艺要解决在一块衬底上同时制作

16、工艺要解决在一块衬底上同时制作NMOS和和PMOSv现在，现在，CMOS集成电路大多采用集成电路大多采用P衬底衬底n阱工阱工艺，即艺，即NMOS直接做在直接做在P衬底上，衬底上，PMOS做在做在n阱中。阱中。44N阱阱CMOS反相器版图反相器版图452.2.2.1衬底选择衬底选择v晶向硅片晶向硅片（界面态密度低，迁移率高，缺陷少，有利（界面态密度低，迁移率高，缺陷少，有利于提高器件性能）于提高器件性能）v电阻率电阻率1050cmv700m厚厚v还可以采用外延硅片还可以采用外延硅片46 n阱阱 CMOS 结构和工艺流程结构和工艺流程 以以n阱阱 CMOS 为例来归纳：为例来归纳：CMOS IC

17、实际加工需经过实际加工需经过 几十甚至上百道工序，其主要工艺如下：几十甚至上百道工序，其主要工艺如下： 1、衬底硅片的选择（晶向、衬底硅片的选择（晶向100（界面态密度低，迁移率高，缺陷少，有利于提高器件性能）（界面态密度低，迁移率高，缺陷少，有利于提高器件性能）厚厚700m m、电阻率、电阻率10 50.cm） 2、制作、制作n阱阱 3、场区氧化（有源区以外的、场区氧化（有源区以外的“统称统称”，此区易形成寄生沟道），此区易形成寄生沟道） 4、制作硅栅、制作硅栅 5、形成源、漏区、形成源、漏区 6、形成金属互连线、形成金属互连线 47氧化层生长氧化层生长光刻光刻1，刻刻N阱掩膜版阱掩膜版氧化

18、层氧化层首先对原始硅片热氧化，形成初始首先对原始硅片热氧化，形成初始氧化层作为阱区注入的掩蔽层。氧化层作为阱区注入的掩蔽层。48曝光曝光光刻光刻1，刻刻N阱掩膜版阱掩膜版光刻胶光刻胶掩膜版掩膜版49氧化层的刻蚀氧化层的刻蚀光刻光刻1，刻刻N阱掩膜版阱掩膜版50N阱注入阱注入光刻光刻1，刻刻N阱掩膜版阱掩膜版磷 P51形成形成N阱阱N阱阱阱推进注磷后进行高温退注磷后进行高温退火火阱区推进阱区推进52氮化硅的刻蚀氮化硅的刻蚀光刻光刻2，刻有源区掩膜版，刻有源区掩膜版二氧化硅二氧化硅掩膜版掩膜版N阱阱MOS晶体管之间通过厚氧化层隔离。先在硅片上生长一层晶体管之间通过厚氧化层隔离。先在硅片上生长一层S

19、IO2减少硅和氮化硅之减少硅和氮化硅之间的应力。而后淀积氮化硅作为场区氧化的掩蔽膜。因为氧和水汽通过氮化硅层的间的应力。而后淀积氮化硅作为场区氧化的掩蔽膜。因为氧和水汽通过氮化硅层的扩散速度极慢，有效组织氧到达硅面，且氮化硅的氧化速度极慢只有硅的氧化速度扩散速度极慢，有效组织氧到达硅面，且氮化硅的氧化速度极慢只有硅的氧化速度的的1/25。通过光刻和刻蚀去掉。通过光刻和刻蚀去掉场区的氮化硅和场区的氮化硅和SIO2。 53场氧的生长场氧的生长光刻光刻2，刻有源区掩膜版，刻有源区掩膜版二氧化硅二氧化硅氮化硅氮化硅掩膜版掩膜版N阱阱LOCOS工艺：有源区有氮化硅和工艺：有源区有氮化硅和SIO2的保护，

20、故对场区进行热氧化形成的保护，故对场区进行热氧化形成SIO2。会。会消耗硅片上的一部分硅，一部分向上延伸。氧会通过氮化硅的边缘向有源区侵蚀，消耗硅片上的一部分硅，一部分向上延伸。氧会通过氮化硅的边缘向有源区侵蚀，形成鸟嘴。在缓冲氧化层上再增加一薄层多晶硅作缓冲，可减小鸟嘴。实际中先对形成鸟嘴。在缓冲氧化层上再增加一薄层多晶硅作缓冲，可减小鸟嘴。实际中先对场区进行注入硼提高场区进行注入硼提高P衬底的表面掺杂度，防止形成寄生沟道。因为金属线、场氧衬底的表面掺杂度，防止形成寄生沟道。因为金属线、场氧化层、化层、P衬底也是一个衬底也是一个MOS结构。场区注入可提高场区表面反型的阈值电压，正常结构。场区

21、注入可提高场区表面反型的阈值电压，正常工作电压下不会形成反型或沟道。工作电压下不会形成反型或沟道。 54去除氮化硅去除氮化硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版FOXN阱阱场区氧化后，要去掉硅片上的氮化硅和缓冲氧化层。场区氧化后，要去掉硅片上的氮化硅和缓冲氧化层。55重新生长二氧化硅（栅氧）重新生长二氧化硅（栅氧）光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版栅氧栅氧N阱阱重新生长栅氧化层，其厚度和质量将对重新生长栅氧化层，其厚度和质量将对MOS晶体管性能有重要影响。晶体管性能有重要影响。56生长多晶硅生长多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版N阱阱用化学汽相淀积用化学汽相淀积CV

22、D工艺淀积多晶硅，它是栅极也可以作为一部分导线，工艺淀积多晶硅，它是栅极也可以作为一部分导线，必须是良导体，一般通过注磷或砷使多晶硅方块电阻降到必须是良导体，一般通过注磷或砷使多晶硅方块电阻降到20-40/。通过光刻和刻蚀形成多晶硅栅的图形。通过光刻和刻蚀形成多晶硅栅的图形。57刻蚀多晶硅刻蚀多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版掩膜版掩膜版N阱阱通过光刻和刻蚀形成多晶硅栅的图形。通过光刻和刻蚀形成多晶硅栅的图形。58刻蚀多晶硅刻蚀多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版多晶硅多晶硅N阱阱59p+离子注入离子注入光刻光刻4，刻，刻P+离子注入离子注入掩膜版掩膜版掩膜版掩膜版硼

23、硼 BN阱阱在硅栅形成后，在整个硅片上淀积一薄层在硅栅形成后，在整个硅片上淀积一薄层SIO2作为源、漏区注入的缓冲层。作为源、漏区注入的缓冲层。用正胶刻出用正胶刻出P+区，其他区域用光刻胶保护，然后注硼，形成区，其他区域用光刻胶保护，然后注硼，形成PMOS的源、漏的源、漏区和区和p型衬底的欧姆接触区。型衬底的欧姆接触区。60n+离子注入离子注入光刻光刻5，刻，刻N+离子注入离子注入掩膜版掩膜版磷磷 PN阱阱用负胶刻出用负胶刻出N+区，其他区域用光刻胶保护，然后注砷或磷，形成区，其他区域用光刻胶保护，然后注砷或磷，形成NMOS的源、漏的源、漏区和区和n阱的引出区。阱的引出区。61生长磷硅玻璃生长

24、磷硅玻璃PSGPSGN阱阱为了保护集成电路芯片不受外界玷污，在做好互联线以后，在整个芯片为了保护集成电路芯片不受外界玷污，在做好互联线以后，在整个芯片上覆盖一层钝化膜（磷硅玻璃或氮化硅）上覆盖一层钝化膜（磷硅玻璃或氮化硅）62光刻接触孔光刻接触孔光刻光刻6，刻接触孔刻接触孔掩膜版掩膜版P+N+N阱阱通过光刻把集成电路芯片的引出端压点暴露出来，以便芯片在封装时使通过光刻把集成电路芯片的引出端压点暴露出来，以便芯片在封装时使芯片上的压点和管壳相应管脚连接起来。芯片上的压点和管壳相应管脚连接起来。63刻铝刻铝光刻光刻7，刻刻Al掩膜版掩膜版AlN阱阱在整个硅片上淀积金属层，如铝或铜，在引线孔处金属直

25、接和有源区或在整个硅片上淀积金属层，如铝或铜，在引线孔处金属直接和有源区或多晶硅接触，无引线处金属通过厚的氧化层和下面绝缘。多晶硅接触，无引线处金属通过厚的氧化层和下面绝缘。64刻铝刻铝VDDVoVSSN阱阱最后通过光刻形成需要的金属互联线图形。最后通过光刻形成需要的金属互联线图形。65光刻光刻8，刻压焊孔刻压焊孔掩膜版掩膜版钝化层钝化层N阱阱6667N阱阱CMOS工艺流程演示工艺流程演示68初始氧化初始氧化69光刻，刻光刻，刻N阱阱70N阱形成阱形成N阱阱71Si3N4淀积淀积P-Si SUBN阱阱72光刻，刻有源区，场区硼离子注光刻，刻有源区，场区硼离子注入入N阱阱73场氧场氧N阱阱74栅

26、氧化，开启电压调整栅氧化，开启电压调整N阱阱75多晶硅淀积多晶硅淀积多晶硅多晶硅栅氧化层栅氧化层N阱阱76光刻，刻光刻，刻NMOS管硅栅，管硅栅，磷磷离子注入形成离子注入形成NMOS管管N阱阱77光刻，刻光刻，刻PMOS管硅栅，管硅栅，硼离子注入形成硼离子注入形成PMOS管管N阱阱78磷硅玻璃淀积磷硅玻璃淀积N阱阱79蒸铝、光刻，刻铝、蒸铝、光刻，刻铝、N阱阱VoVinVSSVDDP-SUB硼注入硼注入磷注入磷注入磷硅玻璃磷硅玻璃80AlSiO281后续工作后续工作v设计（设计（design -fabless）v生产生产 （manufacturing -fab）v封装封装 （package）v

27、测试测试 （testing）82Bonding TechniquesLead FrameSubstrateDiePadWire Bonding83Tape-Automated Bonding (TAB)(a) Polymer Tape with imprinted (b) Die attachment using solder bumps.wiring pattern.SubstrateDieSolder BumpFilm + PatternSprocketholePolymer filmLeadframeTestpads84聚合膜焊锡突出物Flip-Chip BondingSolder bu

28、mpsSubstrateDieInterconnectlayers85焊锡隆起物 印模Package-to-Board Interconnect(a) Through-Hole Mounting(b) Surface Mount86Package Types87Multi-Chip Modules882.2.3 体硅体硅CMOS中的闩锁效应中的闩锁效应v寄生晶体管寄生晶体管纵向寄生纵向寄生n阱中的阱中的PMOS与衬底与衬底横向寄生横向寄生-NMOS与衬底、与衬底、n阱阱v一旦发生闩锁效应可以永久破坏集成电路一旦发生闩锁效应可以永久破坏集成电路89N阱剖面图阱剖面图90寄生双极晶体管实际位置寄生

29、双极晶体管实际位置Q1 Q3是是pnp型寄生型寄生 Q2 Q4是是npn型寄生型寄生91寄生双极晶体管的等效电路寄生双极晶体管的等效电路vVout VDD+0.7vVout 192发发生生闩闩锁锁效效应应后后的的I-V特特性性93诱发闩锁效应的几个因素：诱发闩锁效应的几个因素：（1）电压信号过冲或其他原因，使寄生双极）电压信号过冲或其他原因，使寄生双极 管的发射极正偏；管的发射极正偏；（2）回路电压大于临界触发电压）回路电压大于临界触发电压Vc；（3）回路电流超过维持电流）回路电流超过维持电流Ih； 总之总之根本原因是根本原因是：纵向寄生：纵向寄生npn管与横向管与横向 寄生寄生 pnp管的电

30、流增益乘积大于管的电流增益乘积大于1，形成正反，形成正反 馈，即：馈，即：1 1 2 21 94闩锁效应的预防措施闩锁效应的预防措施v减小寄生电阻减小寄生电阻RW和和Rs（减小寄生双极晶体管发射结的正向（减小寄生双极晶体管发射结的正向偏压，防止偏压，防止Q1和和Q2导通）导通）适当增大衬底和阱区的掺杂浓度适当增大衬底和阱区的掺杂浓度合理安排衬底和阱区的接触孔合理安排衬底和阱区的接触孔v降低寄生双极晶体管的电流增益降低寄生双极晶体管的电流增益增大基极宽度增大基极宽度-阱深阱深增大增大NMOS和和PMOS的距离的距离95闩锁效应的预防措施闩锁效应的预防措施v衬底加反向偏压衬底加反向偏压-有负面影响

31、有负面影响v加保护环加保护环NMOS周围加接地的周围加接地的p+保护环保护环PMOS周围加接周围加接VDD的的n+保护环保护环96有保护环的有保护环的n阱阱CMOS97闩锁效应的预防措施闩锁效应的预防措施v采用外延衬底采用外延衬底收集收集PNP晶体管的集电极电流晶体管的集电极电流98闩锁效应的预防措施闩锁效应的预防措施v采用采用SOI CMOS技术技术绝缘衬底绝缘衬底CMOSv有源区完全由二氧化硅包围，切断纵、横寄有源区完全由二氧化硅包围，切断纵、横寄生双极晶体管。生双极晶体管。99SOI CMOS100防止闩锁效应方法防止闩锁效应方法l合理设计版图，防止过压和辐射，不使合理设计版图，防止过压

32、和辐射，不使EB结有结有 注入。注入。l 减小减小pnp和和npn放大系数放大系数(增加阱深及漏源区与增加阱深及漏源区与P 阱的距离阱的距离)。l合理布局电源接触孔和地线接触孔数目，加粗合理布局电源接触孔和地线接触孔数目，加粗 电源线和地线电源线和地线,增加保护环。增加保护环。l 减小寄生电阻减小寄生电阻Rs和和 Rw。 1013、CMOS IC 寄生电容寄生电容寄生电容寄生电容无论是铝还是多晶硅，下面均有二氧化硅与无论是铝还是多晶硅，下面均有二氧化硅与 衬底隔离，存在衬底隔离，存在连线对衬底连线对衬底的寄生电容。由于在不同区域的寄生电容。由于在不同区域 绝缘层厚度不同，其寄生电容大小也不相同

33、。绝缘层厚度不同，其寄生电容大小也不相同。上述五种寄生电容，均按平行板电容近似估计。上述五种寄生电容，均按平行板电容近似估计。102WLX/Coxox0VoxXl连线与衬底间的寄生电容：连线与衬底间的寄生电容： 其中：其中：为连线下面的氧化层厚度；若是线间纵向耦合为连线下面的氧化层厚度；若是线间纵向耦合电容，则是两层连线之间的氧化层厚度。电容，则是两层连线之间的氧化层厚度。W-连线宽度连线宽度 L-连线长度连线长度 是真空电容是真空电容率率 是二氧化硅的相对介电常数是二氧化硅的相对介电常数l线间横向耦合电容：线间横向耦合电容： vccc1L1scoxo其中：其中：S 为两相邻连线之间的间距。为

34、两相邻连线之间的间距。 H-金属层厚度金属层厚度-金属线长金属线长l可用下式近似估算连线总的寄生电容：可用下式近似估算连线总的寄生电容：k k经验修正系数经验修正系数103 WL=WHL =R 1寄生电阻（连线）寄生电阻（连线）其中：其中： 为连线材料的电阻率为连线材料的电阻率 为单位面积薄层电为单位面积薄层电阻又称方块电阻为线宽为线厚度为线长。阻又称方块电阻为线宽为线厚度为线长。 寄生电感（连线）寄生电感（连线） 单位长度电感单位长度电感 近似估算：近似估算：910*4XWW8X2lnL（H/cm） 其中：其中：X=Xox+XSi XSi为硅衬底的厚度为硅衬底的厚度 Xox为两层连线之间的二

35、氧化硅厚度为两层连线之间的二氧化硅厚度由于连线电感的存在，其连线产生的压降会使信号损失，由于连线电感的存在，其连线产生的压降会使信号损失，将会影响电路性能将会影响电路性能2.2.4 CMOS2.2.4 CMOS版图设计规则版图设计规则v集成电路的制作过程等价于一个图形转移的集成电路的制作过程等价于一个图形转移的过程过程-将版图转移至硅片上将版图转移至硅片上在转移过程中可能出错，影响成品率和可靠性在转移过程中可能出错，影响成品率和可靠性版图本身也可能有错版图本身也可能有错版图设计也要考虑转移的方便性版图设计也要考虑转移的方便性105版图设计规则的三种尺寸版图设计规则的三种尺寸v各图层的最小尺寸即

36、最小线宽各图层的最小尺寸即最小线宽v同一层次图形之间的最小间距同一层次图形之间的最小间距v不同层次图形之间的对准容差即套刻间距不同层次图形之间的对准容差即套刻间距v版图设计规则是在成品率与集成密度作选择版图设计规则是在成品率与集成密度作选择v常用常用MOS晶体管的栅长来标志工艺水平晶体管的栅长来标志工艺水平0.18um工艺即栅长为工艺即栅长为0.18um106版图设计规则的两种形式版图设计规则的两种形式v微米规则微米规则直接以微米为单位标注各个尺寸直接以微米为单位标注各个尺寸通用性差通用性差v规则规则为工艺中能实现的最小尺寸，一般为套刻间距为工艺中能实现的最小尺寸，一般为套刻间距通用性强，适于

37、通用性强，适于CMOS等比例缩小的规律等比例缩小的规律在深亚微米不适用在深亚微米不适用v两种规则见两种规则见p30 表表2.2-3和和2.2-4107违背设计规则的结果108CMOS Process LayersLayerPolysiliconMetal1Metal2Contact To PolyContact To DiffusionViaWell (p,n)Active Area (n+,p+)ColorRepresentationYellowGreenRedBlueMagentaBlackBlackBlackSelect (p+,n+)Green109扩散品红阱区注入框Layers in

38、 0.25 mm CMOS process110Intra-Layer Design RulesMetal2431090 WellActive33Polysilicon22Different PotentialSame PotentialMetal1332Contactor ViaSelect2or62Hole111Transistor Layout1253Transistor112Vias and Contacts121ViaMetal toPoly ContactMetal toActive Contact1254322113Select Layer133222WellSubstrateS

39、elect35114CMOS Inverter LayoutAAnp-substrateFieldOxidep+n+InOutGNDVDD(a) Layout(b) Cross-Section along A-AAA115Layout Editor116Design Rule Checkerpoly_not_fet to all_diff minimum spacing = 0.14 um.1172.3 2.3 深亚微米深亚微米CMOSCMOS结构和工艺结构和工艺vLg 0.25 m 称为深亚微米称为深亚微米v短沟道效应短沟道效应衬底源、漏区非常接近，容易造成耗尽层贯通，衬底源、漏区非常接近，

40、容易造成耗尽层贯通，使漏电流从体硅衬底内流通，导致晶体管失去开使漏电流从体硅衬底内流通，导致晶体管失去开关电流的控制功能。关电流的控制功能。118先进的深亚微米先进的深亚微米CMOS剖面图剖面图1192.3.1 浅沟槽隔离浅沟槽隔离v常规常规LOCOS（LOCal Oxidation of Silicon硅的局部氧化硅的局部氧化方法，方法，）在芯片表面会形成较）在芯片表面会形成较大台阶大台阶v“鸟嘴鸟嘴”使有源区面积减小使有源区面积减小v厚的场氧化物占用面积厚的场氧化物占用面积v高温氧化形成厚氧化层时造成硅片损伤高温氧化形成厚氧化层时造成硅片损伤120浅沟槽隔离浅沟槽隔离300-500nm30

41、0-500nm深的深的浅沟槽隔离浅沟槽隔离：CVD淀积淀积（采用采用化学汽相化学汽相淀积淀积SiO2，可实现集成，可实现集成度高、面积小、沟槽隔离侧面陡直不度高、面积小、沟槽隔离侧面陡直不会会形成形成“鸟嘴鸟嘴”）。）。v沟槽隔离的氧化物是用沟槽隔离的氧化物是用CVD淀积方法制备，淀积方法制备，避免了高温热损伤。避免了高温热损伤。121生长薄生长薄SiO2并淀积氮化硅并淀积氮化硅122光刻、刻蚀（光刻、刻蚀（RIE）形成沟槽）形成沟槽光刻去掉场区的氮化硅和缓冲氧化层，用反应离子刻蚀（光刻去掉场区的氮化硅和缓冲氧化层，用反应离子刻蚀（RIE）在场区形成浅的沟）在场区形成浅的沟槽（约槽（约3005

42、00nm）123场区注入、淀积二氧化硅场区注入、淀积二氧化硅场区注入后，用场区注入后，用CVD化学汽相淀积化学汽相淀积SIO2而不是热氧化。而不是热氧化。124化学机械抛光化学机械抛光用化学机械抛光（用化学机械抛光（CMP）去掉表面的氧化层，使硅片表面平整化。）去掉表面的氧化层，使硅片表面平整化。1252.3.2 外延双阱工艺外延双阱工艺v常规单阱常规单阱CMOS工艺，阱区浓度较高。工艺，阱区浓度较高。较大的衬偏系数较大的衬偏系数v影响阈值电压影响阈值电压增加寄生电容增加寄生电容v外延双阱工艺：外延双阱工艺：v选择低阻选择低阻P型硅衬底，在上面生长高阻外延层；型硅衬底，在上面生长高阻外延层；

43、在外延层上分别做在外延层上分别做 p阱阱 和和 n阱；阱； 在在 p阱阱 和和 n阱之间，用开沟槽填充阱之间，用开沟槽填充 sio2 进行隔离，进行隔离， 可防止寄生闩锁效应；可防止寄生闩锁效应； 可采用双层布线。可采用双层布线。126阱形成阱形成127栅氧化、多晶硅淀积栅氧化、多晶硅淀积128栅形成栅形成129源、漏区注入源、漏区注入130栅侧墙保护栅侧墙保护131形成硅化物形成硅化物1322.3.3沟道区逆向掺杂和环绕掺杂沟道区逆向掺杂和环绕掺杂v0.1um长的沟道，其中的杂质原子数只有几长的沟道，其中的杂质原子数只有几百个。百个。v杂质数量的随机涨落将导致阈值电压的离散杂质数量的随机涨落

44、将导致阈值电压的离散v沟道区的（沟道区的（表面区域）表面区域）是低掺杂或不掺杂是低掺杂或不掺杂v拟制短沟道效应防止穿通（主要在体内），拟制短沟道效应防止穿通（主要在体内），需提高体内（需提高体内（次表面区域次表面区域）衬底掺杂浓度）衬底掺杂浓度v逆向掺杂是在逆向掺杂是在沟道区垂直方向形成非均匀掺沟道区垂直方向形成非均匀掺杂，叫纵向沟道工程。杂，叫纵向沟道工程。133逆向掺杂逆向掺杂对沟道长度在对沟道长度在 0.1m 左右的深亚微米和纳米尺寸的左右的深亚微米和纳米尺寸的MOS器件，器件，要求：要求： 沟道区的（沟道区的（表面区域）表面区域）是低掺杂；是低掺杂； 而（而（次表面区域次表面区域）适当

45、提高）适当提高掺杂浓度。掺杂浓度。134Delta沟道技术沟道技术CMOS（先进工艺）中（先进工艺）中p阱和阱和n阱阱分别进行优化逆向掺杂。分别进行优化逆向掺杂。在浅沟槽隔离工艺完成后，用在浅沟槽隔离工艺完成后，用300keV的能量注硼，在的能量注硼，在p阱下部阱下部形成高掺杂层；形成高掺杂层；同时，用同时，用10keV的能量注的能量注BF2,在在沟道表面形成高掺杂层。表面注沟道表面形成高掺杂层。表面注入形成的掺杂层叫入形成的掺杂层叫delta层。层。（ delta 沟道技术）沟道技术）进行外延生长，在表面高掺杂层进行外延生长，在表面高掺杂层上面形成一层未掺杂的硅外延层，上面形成一层未掺杂的硅

46、外延层，这层外延层上形成栅电极。这层外延层上形成栅电极。135Halo掺杂结构（环绕掺杂）掺杂结构（环绕掺杂）横向沟道工程横向沟道工程是形成水平方向的非均匀掺杂，主要采用环绕掺杂是形成水平方向的非均匀掺杂，主要采用环绕掺杂（halo和和pocket）结构。）结构。环绕掺杂环绕掺杂是在沟道两端的源、漏区旁形是在沟道两端的源、漏区旁形成局部衬底的高掺杂区。高掺杂区抑制了源、漏成局部衬底的高掺杂区。高掺杂区抑制了源、漏pn结耗尽层的扩结耗尽层的扩展，可有效防止漏电场穿透，减小短沟道效应。另水平方向的非展，可有效防止漏电场穿透，减小短沟道效应。另水平方向的非均匀掺杂可调节沟道区的电势和电场分布，实现载

47、流子速度过冲，均匀掺杂可调节沟道区的电势和电场分布，实现载流子速度过冲，提高器件的驱动电流和抗热载流子效应的能力。提高器件的驱动电流和抗热载流子效应的能力。136Pocket结构（环绕掺杂）结构（环绕掺杂）水平方向不同区域杂质浓度的相对大小水平方向不同区域杂质浓度的相对大小1372.3.4 n+、p+两种类型的硅栅两种类型的硅栅v栅电极材料会影响阈值电压栅电极材料会影响阈值电压vCMOS电路特性应对称，电路特性应对称，NMOS和和PMOS的的阈值电压的绝对值应相等阈值电压的绝对值应相等vNMOS用用n+硅栅硅栅vPMOS用用p+硅栅硅栅1382.3.5 源、漏延伸区源、漏延伸区SDE（Sour

48、ce-Drain Extension）SDE在沟道两端形成的浅结有利于抑制短沟道效应。使源、漏区在沟道两端形成的浅结有利于抑制短沟道效应。使源、漏区的结深不必减小太多，有利于减小源、漏的串联电阻。的结深不必减小太多，有利于减小源、漏的串联电阻。用先进的等离子浸掺杂或别的方式注入形成浅的源、漏区。再在用先进的等离子浸掺杂或别的方式注入形成浅的源、漏区。再在栅极的两侧形成侧墙，再进行常规的源、漏区注入。栅极的两侧形成侧墙，再进行常规的源、漏区注入。为避免过大的为避免过大的SDE串联电阻，结深一般为串联电阻，结深一般为40nm左右。增大左右。增大SDE区杂质分布有区杂质分布有利于改善器件性能。对于一

49、定的利于改善器件性能。对于一定的SDE深度，增大其掺杂浓度就增加了杂质分布深度，增大其掺杂浓度就增加了杂质分布的陡度。的陡度。1392.3.6 硅化物自对准结构硅化物自对准结构v减小栅串联电阻减小栅串联电阻v减小源、漏区寄生电阻减小源、漏区寄生电阻vSalicide-Self Aligned Silicide（自对准结构）（自对准结构）v在做好的在做好的MOS晶体管的栅、源和漏区后，在栅极两晶体管的栅、源和漏区后，在栅极两侧形成氧化硅或氮化硅侧墙，侧形成氧化硅或氮化硅侧墙，淀积难熔金属淀积难熔金属ti钛钨钛钨或钴等，与硅反应形成硅化物，硅化物同时生长在或钴等，与硅反应形成硅化物，硅化物同时生长

50、在栅电极上和暴露的源、漏区上，栅和源、漏区的硅栅电极上和暴露的源、漏区上，栅和源、漏区的硅化物由侧墙隔离，故是自对准。化物由侧墙隔离，故是自对准。由于硅化物电阻很由于硅化物电阻很小，相当于并联一小电阻，使多晶硅线和源、漏区小，相当于并联一小电阻，使多晶硅线和源、漏区电阻、源漏区引出线孔的接触电阻极大减小。电阻、源漏区引出线孔的接触电阻极大减小。140Salicide结构减小源、漏区串联电阻结构减小源、漏区串联电阻1412.3.7铜互连铜互连v随着尺寸的缩小，器件的速度提高，而互连随着尺寸的缩小，器件的速度提高，而互连线的速度却在下降。线的速度却在下降。v集成度的提高，使互连线层数增加，成本和集

51、成度的提高，使互连线层数增加，成本和可靠性下降。可靠性下降。v铜的电阻率比铝低铜的电阻率比铝低40%v铜互连工艺需解决的问题铜互连工艺需解决的问题铜容易扩散进入硅体内铜容易扩散进入硅体内铜会污染加工设备铜会污染加工设备铜不能用常规的淀积方法和干法刻蚀加工铜不能用常规的淀积方法和干法刻蚀加工142“镶嵌镶嵌”（大马士革（大马士革damascene）工艺工艺v刻槽刻槽v淀积钽或氮化钽淀积钽或氮化钽-增加电学接触的可靠性增加电学接触的可靠性vPVD铜薄层铜薄层-籽晶层籽晶层v电镀铜电镀铜vCMP-Chemical Mechanical Polishingv淀积氮化硅淀积氮化硅143常规工艺与镶嵌工艺

52、对比常规工艺与镶嵌工艺对比144九层铜互连可用于九层铜互连可用于SOCvSOC把系统的处理机制、模型算法、芯片结把系统的处理机制、模型算法、芯片结构、各层次电路直到器件的设计紧密结合，构、各层次电路直到器件的设计紧密结合，在一个单芯片上完成整个系统的功能。在一个单芯片上完成整个系统的功能。SOC的设计以的设计以IP核为基础，以硬件描述语言为系核为基础，以硬件描述语言为系统功能的主要描述手段，借助以计算机为平统功能的主要描述手段，借助以计算机为平台的台的EDA工具进行。工具进行。14590nm技术平台的主要工艺技术平台的主要工艺vP-/P+外延硅片外延硅片v浅沟槽隔离，沟槽宽度浅沟槽隔离，沟槽宽

53、度140nm，深度，深度400nmv超陡逆向掺杂（超陡逆向掺杂（SSR）形成铟和砷沟道掺杂）形成铟和砷沟道掺杂v高质量的超薄栅氧化层，或用原子淀积方法形成高高质量的超薄栅氧化层，或用原子淀积方法形成高k栅介质栅介质vNMOS用用n+硅栅，硅栅，PMOS用用p+硅栅，淀积多晶硅和多晶硅硅栅，淀积多晶硅和多晶硅掺杂后进行退火，以抑制多晶硅耗尽效应。掺杂后进行退火，以抑制多晶硅耗尽效应。v超低能量注入和快速退火实现超浅源、漏延伸区超低能量注入和快速退火实现超浅源、漏延伸区v侧墙隔离形成源漏区和栅的侧墙隔离形成源漏区和栅的COSI2硅化物自对准硅化物自对准v用双镶嵌工艺形成通孔和铜互连，用用双镶嵌工艺

54、形成通孔和铜互连，用SIOC形成低形成低k介质介质146小结小结v集成电路的三种基本操作集成电路的三种基本操作v典型典型CMOS结构和工艺结构和工艺v深亚微米深亚微米CMOS结构和工艺结构和工艺147 2.4 pn结隔离双极结构和工艺结隔离双极结构和工艺*pn结隔离工艺的双极晶体管有三种结构结隔离工艺的双极晶体管有三种结构 ：标准埋层集电极标准埋层集电极晶体管结构晶体管结构集电极扩散隔离集电极扩散隔离晶体管结构晶体管结构三重扩散三重扩散晶体管结构晶体管结构1482-4-1 pn结隔离结隔离SBC结构工艺流程结构工艺流程 主要工艺流程：主要工艺流程：衬底材料制备衬底材料制备埋层的形成埋层的形成n

55、型外延层的形成型外延层的形成 隔离区的形成隔离区的形成晶体管基区的形成晶体管基区的形成晶体管发射区和引线孔的形成晶体管发射区和引线孔的形成金属化的形成金属化的形成149主要工艺流程图：主要工艺流程图：150 2-4-2 SBC结构工艺的分析与设计考虑结构工艺的分析与设计考虑 1、衬底材料选择的设计考虑 三个方面的考虑： （1）选择P型衬底 （2）电阻率10cm （3）晶向1001512、n+埋层的设计考虑 n+埋层的设置有两个主要作用：（1）减小晶体管收集区串联电阻rc（2）减弱寄生PNP管 效应3、外延生长的设计考虑 两个主要参数（1）外延层电阻率epi（2）外延层厚度 Tepi1524、隔

56、离区的设计考虑、隔离区的设计考虑 隔离结深隔离结深XjI I要满足穿透整个要满足穿透整个n型外延层，与型外延层，与p型衬底相通。型衬底相通。5、集电极深接触的设计考虑、集电极深接触的设计考虑 在某些应用中需进一步减少收集区串联在某些应用中需进一步减少收集区串联 电阻电阻rc，隔离扩散后再增加集电极深接触工艺。，隔离扩散后再增加集电极深接触工艺。1536、基区形成的设计考虑 基区宽度 - Wb 扩散结深 - Xjc 1.0m 方块电阻 - 2007、发射区形成的设计考虑 扩散结深 - XjE 0.7m 方块电阻 - 12154 2-4-3 SBC结构晶体管版图和平面尺寸的确定结构晶体管版图和平面

57、尺寸的确定 集电极n+接触到隔离墙的最小间距DC-I 发射区扩散到发射极接触孔的最小间距DE-E孔 （晶体管最小套刻间距 见图2.4-8 ）155 由于发射结空间电荷区主要在基区，可利用泡发射极工艺， 使 E 区和 E 孔的窗口重叠。泡发射极工艺的引线孔掩模版 ： 有基极孔、集电极孔、没有发射极孔，以减小晶体管的面积。1562-4-4 SBC结构结构工艺在工艺在VLSI应用中的局应用中的局限性限性 主要是三个方面：主要是三个方面： 1、 管芯面积大，集成度低，有源区管芯面积大，集成度低，有源区 仅占七分之一。仅占七分之一。 2、晶体管面积大，寄生电容大，降低了、晶体管面积大，寄生电容大，降低了 电路的开关速度。电路的开关速度。 3、 隔离墙隔离墙 P区引起的寄生区引