第四章_组合逻辑功能器件1

1、4.1 4.1 编码器编码器4.2 4.2 译码器译码器/ /数据分配器数据分配器4.3 4.3 数据选择器数据选择器4.4 4.4 数值比较器数值比较器4.5 4.5 加法器加法器第第4 4章章 组合逻辑电路组合逻辑电路 功能器件功能器件4.1 4.1 编码器编码器所谓所谓编码编码就是赋予选定的一系列就是赋予选定的一系列二进制代码以固二进制代码以固定的含义定的含义。具有编码功能的逻辑电路。具有编码功能的逻辑电路编码器。编码器。对对N个信号进行编码时，可以用公式个信号进行编码时，可以用公式2nN来确来确定需要使用的二进制数的位数定需要使用的二进制数的位数n设计过程就是一般组合电路的设计过程。设

2、计过程就是一般组合电路的设计过程。 一、二进制编码器一、二进制编码器 n个二进制代码（个二进制代码（n位二进制数）有位二进制数）有2n种不同的种不同的组合，可以表示组合，可以表示2n个信号。个信号。例：例：将将0、1、2、7 这八个十进制数码，编成二这八个十进制数码，编成二进制代码。进制代码。 八线八线三线编码器三线编码器设八个输入端设八个输入端为为I0 I7八种状态，八种状态，与之对应的输出设与之对应的输出设为为F1、F2、F3，共，共三位二进制数。三位二进制数。设计编码器的过程与设计一般的组合逻辑电路设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表（即真值表），然后写出相同，

3、首先要列出状态表（即真值表），然后写出逻辑表达式并进行化简，最后画出逻辑图逻辑表达式并进行化简，最后画出逻辑图。F1F2F3I1I4I0I6I7I2I3I5I0 I1 I2 I3 I4 I5 I6 I7 F3 F2 F1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 真值表真值表75311II

4、IIF7531IIII763276322IIIIIIIIF765476543IIIIIIIIF0123456775311IIIIF 76322IIIIF 76543IIIIF I1I2I3I4I5I6I7I0F3F2F18-3 编码器逻辑图编码器逻辑图&1111111二、二二、二十进制编码器十进制编码器 二二十进制编码器的作用：十进制编码器的作用：将十个状态（对应将十个状态（对应于十进制的十个代码）编制成于十进制的十个代码）编制成BCD码。码。十个输入十个输入需要几位输出？需要几位输出？四位四位输入输入输出输出432102 I0I1I2I3I4I5I6I7I8I9F3F2F1F0输输入

5、入 F3 F2 F1 F0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 状态表状态表I0 I1 I2 I3 I4I5 I6 I7 I8 I9F3F2F1F00 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11

6、 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1I0 I1 I2 I3 I4I5 I6 I7 I8 I9F3F2F1F00 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1

7、 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 198983IIIIF 76542IIIIF 76321IIIIF 975310IIIIIF 逻辑图逻辑图98983IIIIF 76542IIIIF 76321IIIIF 975310IIIIIF &1214530687+5v9F3F2F1F0三、优先编码器三、优先编码器 优先编码器：优先编码器：在优先编码器中，允许几个信号在优先编码器中，允许几个

8、信号同时输入，但是，电路中只对其中优先级别最高的同时输入，但是，电路中只对其中优先级别最高的编码，不理睬级别低的信号。编码，不理睬级别低的信号。 I0I1I2I3I4I5I6I7A2A1A0EIEI：输入使能端：输入使能端当当EI=1时，电路不工作。时，电路不工作。当当EI=0时，电路工作时，电路工作 输出使能端输出使能端EO优先标志优先标志S SEOEII0I1I2I3I4I5I6I7A2A1A0S EO1000000000d d d d d d d d1 1 1 1 1 1 1 1d d d d d d d 0d d d d d d 0 1d d d d d 0 1 1d d d d 0

9、1 1 1d d d 0 1 1 1 1d d 0 1 1 1 1 1d 0 1 1 1 1 1 10 1 1 1 1 1 1 11 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 1 0 10 10 10 1 当当EI=1时，电路不工作。当时，电路不工作。当EI=0时，电路工作：时，电路工作： 至少有一个输入端有编码请求信号（逻辑至少有一个输入端有编码请求信号（逻辑0）时，优先标）时，优先标志志S=0，否则为，否则为1。当八个输入端均无低电平请求信号和只有。当八个输入端均无低电平请求信号和只有I0有低电平输入时

10、，有低电平输入时，A2A1A0均为均为111，这可以由，这可以由S的状态加以区别。的状态加以区别。 EO只有在只有在EI=0，且所有输入端都为，且所有输入端都为1时，输出为时，输出为0，它可以，它可以与另一片同样器件的与另一片同样器件的EI连接，构成更多输入端的优先编码器。连接，构成更多输入端的优先编码器。 I0I1I2I3I4I5I6I7A2A1A0EISEO00765432101EEEEIIIIIIIIEESIII7654321076543210IIIIIIIIEEIIIIIIIIEEIOIO7654765476547654765476547654376543276543217654321

11、0765432102)()(IEIEIEIEIIIIEIIIIEIIIIEIIIIEIIIIEEIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIEEAIIIIIIIIIIIIEII0I1I2I3I4I5I6I7A2A1A0S EO1000000000d d d d d d d d1 1 1 1 1 1 1 1d d d d d d d 0d d d d d d 0 1d d d d d 0 1 1d d d d 0 1 1 1d d d 0 1 1 1 1d d 0 1 1 1 1 1d 0 1 1 1 1 1 10 1 1 1 1 1 1 11 1 11 1 10 0 0

12、0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 1 0 10 10 10 176564364210765435421IEIIEIIIEIIIIEAIEIEIIIEIIIEAIIIIIIII1AABABAA和利用I0I1I2I3I4I5I6I7A2A1A0EISEOEOI0I1I2I3I4I5I6I7A2A1A0EIS 根据上述公式，得到各个控制信号的根据上述公式，得到各个控制信号的输出函数输出函数，画出画出逻辑电路图逻辑电路图（略）。将其封装成独立的（略）。将其封装成独立的器件器件。如图所示。如图所示。EII0I1I2I3I4I5I6I7

13、A2A1A0S EO1000000000d d d d d d d d1 1 1 1 1 1 1 1d d d d d d d 0d d d d d d 0 1d d d d d 0 1 1d d d d 0 1 1 1d d d 0 1 1 1 1d d 0 1 1 1 1 1d 0 1 1 1 1 1 10 1 1 1 1 1 1 11 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 1 0 10 10 10 1EOI0 I1 I2 I3 I4 I5 I6 I7A0 A1 A2EISEOI0I1I2I3I4I

14、5I6I7A2A1A0EIS8位优先编码器功能表位优先编码器功能表 如何得到一个如何得到一个16位的位的优先编码器？优先编码器？EII0I1I2I3I4I5I6I7A2A1A0S EO1000000000d d d d d d d d1 1 1 1 1 1 1 1d d d d d d d 0d d d d d d 0 1d d d d d 0 1 1d d d d 0 1 1 1d d d 0 1 1 1 1d d 0 1 1 1 1 1d 0 1 1 1 1 1 10 1 1 1 1 1 1 11 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1

15、 11 11 00 10 10 10 1 0 10 10 10 1&D&C&BAEOI0 I1 I2 I3 I4 I5 I6 I7A0 A1 A2EISI0 I1 I2 I3 I4 I5 I6 I7EOI0 I1 I2 I3 I4 I5 I6 I7A0 A1 A2EISI8 I9 I10 I11 I12 I13 I14 I15III1高位片高位片I0 I1 I2I3I4I5I6I7 I8 I9I10I11I12I13I14I15ABCDd d d d d d d d 0 1 1 1 1 1 1 1d d d d d d d d d 0 1 1 1 1 1 1d d d

16、d d d d d d d 0 1 1 1 1 1d d d d d d d d d d d 0 1 1 1 1d d d d d d d d d d d d 0 1 1 1d d d d d d d d d d d d d 0 1 1d d d d d d d d d d d d d d 0 1d d d d d d d d d d d d d d d 01 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1EII0I1I2I3I4I5I6I7A2A1A0S EO1000000000d d d d d d d d1 1 1 1 1 1

17、 1 1d d d d d d d 0d d d d d d 0 1d d d d d 0 1 1d d d d 0 1 1 1d d d 0 1 1 1 1d d 0 1 1 1 1 1d 0 1 1 1 1 1 10 1 1 1 1 1 1 11 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 1 0 10 10 10 1I0 I1 I2I3I4I5I6I7 I8 I9I10I11I12I13I14I15ABCD0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1d 0 1 1 1 1 1 1 1

18、1 1 1 1 1 1 1d d 0 1 1 1 1 1 1 1 1 1 1 1 1 1d d d 0 1 1 1 1 1 1 1 1 1 1 1 1d d d d 0 1 1 1 1 1 1 1 1 1 1 1d d d d d 0 1 1 1 1 1 1 1 1 1 1d d d d d d 0 1 1 1 1 1 1 1 1 1d d d d d d d 0 1 1 1 1 1 1 1 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1&D&C&BAEOI0 I1 I2 I3 I4 I5 I6 I7A

19、0 A1 A2EISI0 I1 I2 I3 I4 I5 I6 I7EOI0 I1 I2 I3 I4 I5 I6 I7A0 A1 A2EISI8 I9 I10 I11 I12 I13 I14 I15III1高位片高位片4.2 4.2 译码器译码器译码是编码的逆过程，即将某二进制编码翻译成译码是编码的逆过程，即将某二进制编码翻译成电路的某种状态。电路的某种状态。一、二进制译码器一、二进制译码器 二进制译码器的作用：二进制译码器的作用：将将n个输入的不同组合译个输入的不同组合译成成2n种电路状态。也叫种电路状态。也叫n 2n线译码器。如：线译码器。如：计算机计算机中的地址译码电路。中的地址译码电路。

20、译码器的输入译码器的输入 一组二进制代码一组二进制代码译码器的输出译码器的输出 一组高低电平信号一组高低电平信号常用类型常用类型:2 线线 4 线译码器线译码器 型号型号: 74LS1393 线线 8 线译码器线译码器 型号型号: 74LS1384 线线 16线译码器线译码器 型号型号: 74LS1541、 2 线线 4线译码器线译码器 A1A0Y1Y3Y0Y2真值表真值表Y2A1A0Y1Y30 0 1 1 1 00 1 1 1 0 11 0 1 0 1 11 1 0 1 1 1 Y0Y0画关于画关于 的卡诺图的卡诺图A1A001111100Y0=A1 + A0 =A1A0Y2=A1 + A0

21、 =A1A0Y1=A1 + A0 =A1A0Y3=A1 + A0 =A1A0一、二进制译码器一、二进制译码器 Y0=A1 + A0 =A1A0Y2=A1 + A0 =A1A0Y1=A1 + A0 =A1A0Y3=A1 + A0 =A1A011&Y0 Y1 Y2 Y3 A1A074LS139S174LS 139的功的功能表能表A1A01XX11110000111001101101011010111110S0Y1Y2Y3Y11&Y0 Y1 Y2 Y3 A1A074LS139S“”表示低电平有效表示低电平有效。1S1S10A11A10Y11Y12Y13Y10A11A10Y11Y12Y

22、13Y1S20A21A20Y21Y22Y23Y2ccUGND3Y22Y21Y20Y21A20A2S274LS139管脚图管脚图一片一片139中含两个中含两个2-4译码器译码器例：例：利用利用2-4线译码器分时将采样数据送入计算机。线译码器分时将采样数据送入计算机。0Y1Y2Y3Y0A1AS2 4 线线译码器译码器ABCD三态门三态门三态门三态门三态门三态门三态门三态门AEBECEDE总线总线0Y1Y2Y3Y0A1AS2-4线译线译码器码器ABCD三态门三态门三态门三态门三态门三态门三态门三态门AEBECEDE总线总线000全为全为1工作原理工作原理：（以：（以A0A1=00为例）为例）数据数据

23、脱离总线脱离总线2、 3线线8线译码器线译码器ABCY0Y1Y2Y3Y4Y5Y6Y7ABCY0Y1Y2Y3Y4Y5Y6Y70000010100111001011101111 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1（74LS138）ABCYCABYCBAYCBAYBCAYCBAYCBAYCBAY76543210Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7ABC&1113、 4线线16线译码器

24、线译码器（74LS154）(逻辑电路设计略，设计方法同逻辑电路设计略，设计方法同24译码器译码器)0 0 0 1 只只 =0A2A1A00 0 0 0 只只 =0Y0Y11 1 1 1 只只 =0Y15A3A0A1A2Y0Y1Y15A34、矩阵式译码器、矩阵式译码器 A2A1A2A1A4A3A2A1A2A1A4A3A4A3A4A3x0 x1x2x3x4x5x6x7x8x9x10 x11x12x13x14x155、树型译码器、树型译码器 A BCA BA BA B&CCCCCBACBACBACBACBACBACBACBA6、用中规模译码器进行设计、用中规模译码器进行设计 由于译码器输出的

25、是由于译码器输出的是 2n 个最小项，而任一逻个最小项，而任一逻辑函数总能表示成最小项之和的形式，因此，辅以辑函数总能表示成最小项之和的形式，因此，辅以适当的适当的SSI门（小规模门（小规模IC），即可以实现任何组合），即可以实现任何组合逻辑函数。逻辑函数。 中规模组件，都是为了实现专门的逻辑功能而中规模组件，都是为了实现专门的逻辑功能而设计。但是通过适当的连接，可以实现一般的逻辑设计。但是通过适当的连接，可以实现一般的逻辑功能。功能。用中规模组件设计逻辑电路，可以减少连线、用中规模组件设计逻辑电路，可以减少连线、提高可靠性。提高可靠性。6、用中规模译码器进行设计、用中规模译码器进行设计 F(

26、A,B,C)=m（1，3，5，6，7） =m1+m3+m5+m6+m7420420YYYmmm&ABCF例例1：用用3/8译码器实现逻辑函数译码器实现逻辑函数ABCYCABYCBAYCBAYBCAYCBAYCBAYCBAY76543210ABCY0Y1Y2Y3Y4Y5Y6Y71F =M0M2M4例例2：用用2-4线译码器产生一组多输出函数。线译码器产生一组多输出函数。01011AAAAZ 01012AAAAZ 可知可知211YYZ 302YYZ A1A0Y1Y3Y0Y2Z2Z1010AAY 011AAY 012AAY 013AAY 11&6、用中规模译码器进行设计、用中规模译码

27、器进行设计 n-2n 线译码器，包含了线译码器，包含了n变量所有的最小项。加上或门、与变量所有的最小项。加上或门、与非门，可以组成任何形式的输入变量小于非门，可以组成任何形式的输入变量小于n的组合逻辑函数。的组合逻辑函数。小结小结若要产生若要产生多输出多输出逻辑函数时逻辑函数时, 使使用译码器用译码器+门电路门电路较有利。较有利。设计方法（步骤）总结：设计方法（步骤）总结：1. 由功能确定输入、输出量，写出逻辑式。由功能确定输入、输出量，写出逻辑式。2. 把要用的逻辑组件的逻辑函数式变换成与所求逻辑式相类把要用的逻辑组件的逻辑函数式变换成与所求逻辑式相类似的形式：似的形式： 若两者形式上完全相

28、同，则该种组件效果最好。若两者形式上完全相同，则该种组件效果最好。 若组件函数式更丰富，则可将多出的输入变量和乘积项适若组件函数式更丰富，则可将多出的输入变量和乘积项适当处理，也可以较方便地得到所需要的逻辑式。当处理，也可以较方便地得到所需要的逻辑式。 若组件的函数式仅是所要产生的逻辑若组件的函数式仅是所要产生的逻辑 式的一部分，可以通式的一部分，可以通过扩展方法得到所需逻辑式。过扩展方法得到所需逻辑式。6、用中规模译码器进行设计、用中规模译码器进行设计 扩展方法扩展方法用用使能端使能端或或其它输入其它输入端扩展，端扩展，适当加适当加其他门其他门；采用采用多片组件多片组件进行适当连接。进行适当

29、连接。3. 接线，画出逻辑图。接线，画出逻辑图。7、译码器的应用举例、译码器的应用举例:(1) 模拟信号多路转换的数字控制模拟信号多路转换的数字控制 输入模拟电压输入模拟电压模拟电子开关模拟电子开关u0u1u2u3译码器译码器A1A0Y0Y1Y2Y3u输出模拟电压输出模拟电压数字控制信号数字控制信号(2) 计算机中存储器单元及输入输出接口的寻址计算机中存储器单元及输入输出接口的寻址0单元单元1单元单元2单元单元3单元单元控制门控制门控制门控制门控制门控制门控制门控制门译码器译码器A1A0Y0Y1Y2Y3或接口单元或接口单元存储器单元存储器单元 计算机计算机 中央控制中央控制 单元单元 (CPU

30、)数据线数据线地址线地址线 单元选择线单元选择线二、显示译码器二、显示译码器二二-十十进制编码进制编码显示译显示译码器码器显示显示器件器件在数字系统中，常常需要将运算结果用人们习在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到惯的十进制显示出来，这就要用到显示译码器显示译码器。显示器件：显示器件：常用的是常用的是七段显示器件。七段显示器件。bcdefgaabcdefgYa-Yg: Ya-Yg: 控制信号控制信号高电平时高电平时, ,对应的对应的LEDLED亮亮低电平时低电平时, ,对应的对应的LEDLED灭灭发光二极管发光二极管510510 YaYaYbYbYgYga a

31、b bg g510510 510510 七段显示器件的工作原理：七段显示器件的工作原理：译译 码码 器器A A3 3A A2 2A A1 1A A0 0A A3 3-A-A0 0: : 输入数据输入数据要设计的七段数码管显示译码器要设计的七段数码管显示译码器七段数码管显示译码器七段数码管显示译码器a ab bc cd de ef fg gYaYaYbYbYcYcYdYdYeYeYfYfYgYgabcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e七段显示器件的工作原理：七段显示器件的工作原理：1 1 1 1 0 0 11 1 1

32、0 0 0 00 1 1 0 0 1 1 1 0 1 1 0 1 11 0 1 1 1 1 11 1 1 1 1 1 11 1 1 1 0 1 1字型字型A3A2A1A001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1A3A2A1A000110100100111101111111001约束约束项当项当1 1处理处理先设计输出先设计输出a a的逻辑表示式及电路图的逻辑表示式及电路图 a=A3+A2A0+A1+A2A0 A A3 3A A2 2A A1 1A A0 0 a a0 0 0

33、0 0 0 0 0 0 0 1 1 1 0 0 0 1 1 0 0 0 1 0 02 0 0 1 0 2 0 0 1 0 1 1 3 0 0 1 1 3 0 0 1 1 1 1 4 0 1 0 0 4 0 1 0 0 0 0 5 0 1 0 15 0 1 0 1 1 1 6 0 1 1 0 6 0 1 1 0 1 1 7 0 1 1 1 7 0 1 1 1 1 1 8 1 0 0 0 8 1 0 0 0 1 1 9 1 0 0 1 9 1 0 0 1 1 1dddddd 以同样的方法可设计出以同样的方法可设计出b-gb-g的逻辑表示式及的逻辑表示式及其电路图；将所有电路图画在一起，就得到总其电

34、路图；将所有电路图画在一起，就得到总电路图。电路图。将此电路图集成化，将此电路图集成化，得到得到七段显示译码器七段显示译码器的集成电路的集成电路74LS4874LS48（国产型号：（国产型号：T339T339）74LS48(T339)GNDVcc电源电源5V5V地地A3A2A1A0YaYaYbYbYdYdYfYfYeYeYgYgYcYcLTIBIBR依次设计输出依次设计输出 bg bg 的逻辑表示式及电路图的逻辑表示式及电路图IB为为0 0时，使时，使Ya-Yg=0Ya-Yg=0，全灭。，全灭。IBR 为为0 0且且A A3 3A A0 00 0时，使时，使Ya-Yg=0Ya-Yg=0，全灭。

35、，全灭。控制端控制端控制端控制端输入数据输入数据输出输出为为0 0时，使时，使Ya-Yg=1,Ya-Yg=1,亮亮“8 8”，说明工作正常。，说明工作正常。LT：测试端：测试端LTIB：灭灯端：灭灯端( (输入输入) )IBR：灭零输入端：灭零输入端：灭零输出端：灭零输出端YBR控制端功能控制端功能74LS48(T339)GNDVcc电源电源5V5V地地A3A2A1A0YaYaYbYbYdYdYfYfYeYeYgYgYcYcLTIBRIB/ YBRYBR，当，当I IBRBR0 0且且A A3 3A A0 00 0时，时，Y YBRBR0 0；否则；否则 Y YBRBR1 1I IBRBR和和

36、Y YBRBR配合使用，可使多位数字显示时的配合使用，可使多位数字显示时的最高位及小数点后最低位的最高位及小数点后最低位的0 0不显示不显示0 0 5 6 7 . 9 9 0 00 0 5 6 7 . 9 9 0 0七段数码管显示译码器七段数码管显示译码器七段显示译码器七段显示译码器74LS4874LS48与数码管的连接与数码管的连接5V5Va ab bc cd de ef fg g74LS4874LS48(T339)(T339)GNDGNDVccVcc电源电源5V5VA A3 3A A2 2A A1 1A A0 0YaYaYbYbYdYdYfYfYeYeYgYgYcYcLTLTI IB BI

37、 IBRBR输入信号输入信号此三控制端不用时，此三控制端不用时，通过电阻接高电平。通过电阻接高电平。BCDBCD码码 B A Y1Y0XY3Y2三、数据分配器三、数据分配器 数据分配器，是将一个数据源来的数据根数据分配器，是将一个数据源来的数据根据需要，送到多个不同的通道上去的逻辑电路据需要，送到多个不同的通道上去的逻辑电路。 它将一个输入它将一个输入x分时地送到多路输出上去。具体分时地送到多路输出上去。具体选择哪一路输出由一组选择变量确定。它有一根输选择哪一路输出由一组选择变量确定。它有一根输入线，入线，n根选择线，根选择线，2n根输出线。根输出线。四路分配器四路分配器Y1Y0Y3Y2XB

38、A三、数据分配器三、数据分配器BY1AY0Y2Y3X&11ABY0Y1Y2Y300 X 0 0 001 0 X 0 010 0 0 X 011 0 0 0 XS0S1D3D2D1D0Y4.3 数据选择器（数据选择器（MUX）一、功能：从多路数据中选择一路信号进行传输一、功能：从多路数据中选择一路信号进行传输的电路，称为的电路，称为数据选择器数据选择器，也称作多路开关。，也称作多路开关。控制信号控制信号输入信号输入信号输出信号输出信号 数据选择器类似一个多投开关。选择哪一路信数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。号由相应的一组控制信号控制。1 1、2 2选选

39、1 1数据选择器数据选择器1 1& & &D D0 0D D1 1A A 1 1Y Y A Y A Y 0 D 0 D0 0 1 D 1 D1 1Y= ADY= AD0 0 + AD+ AD1 1输入数据输入数据输出数据输出数据控制信号控制信号集成化集成化D D0 0D D1 1Y YA A型号型号:74LS157:74LS157二、结构及符号：二、结构及符号：EN1YD3D2D1D0S0S1Y& D D0 0、D D1 1、D D2 2、D D3 3 数据输入端，数据选择器通常数据输入端，数据选择器通常按数据输入端数命名，常用的有：四路选择器、八路按数据输入端

40、数命名，常用的有：四路选择器、八路选择器、十六路选择器。选择器、十六路选择器。 S S0 0、S S1 1地址输入端。（选择控制端）地址输入端。（选择控制端）2 2、4 4选选1 1数据选择器数据选择器( (集成电路型号集成电路型号:74LS153):74LS153)EN EN 使能端使能端 （控制端，允许端）（控制端，允许端）EN=1EN=1时，禁止数据选通时，禁止数据选通 （不工作）（不工作）EN=0EN=0时，选择器工作时，选择器工作 1YD3D2D1D0S0S1Y&30iii3O12O11O10O1DmDSSDSSDSSDSSY其中：其中：mi为选择变量为选择变量S1、S0的四

41、个最小项；的四个最小项； Di为四路选择器的四个输入数据为四路选择器的四个输入数据对于对于2n路选择器，它应有路选择器，它应有n个地址输入端（设为个地址输入端（设为S0，S1，Sn-1），），2n个数据输入端（设为个数据输入端（设为D0，D2，D2n-1），则其输），则其输出函数为：出函数为： 1 12 20 0n ni ii ii iD Dm mY Y选择变量选择变量S1 S0数据输入数据输入D输出输出Y0 00 11 01 1D0D1D2D3D0D1D2D32 2、4 4选选1 1数据选择器数据选择器& & &1 12 23 34 45 56 6& &

42、; &7 78 89 91010111112121313141415151616地地1Y1Y1D1D0 01D1D1 11D1D2 21D1D3 3A A1 12E2E2D2D2 22Y2Y2D2D0 02D2D1 12D2D3 3A A0 0电源电源1E1E3 3、TTLTTL集成电路：双集成电路：双4 4选选1 1数据选择器数据选择器型号型号:74LS153:74LS153（国产（国产T1153-T4153)T1153-T4153)输出输出输入输入A A0 0A A1 1E EY Y1 10 00 0 00 0 00 1 00 1 01 0 01 0 01 1 01 1 0D D0

43、 0D D1 1D D2 2D D3 3W3X3Y3W2X2Y2W1X1Y1W0X0Y0A控制信号控制信号4 4、四二选一选择器四二选一选择器例：例：用一片用一片74LS153组成组成8选选1选择器选择器: A2=0: (1)工作；工作； A2=1: (2)工作。工作。D1D7D0D2D3D4D5D6 Y1D0E1Y1Y21D11D21D32D0E22D12D22D374LS153(1)(2)BAA2(低位低位)(高位高位)A0A1选选择择信信号号（三位）（三位）1集成化集成化:74LS151E例：例：用两片用两片74LS151构成十六选一数据选择器构成十六选一数据选择器D0D7EA0A1A2

44、YD0D7EA0A1A2Y&A0A1A2A3D8D15 D0D7 =0D0 D7=1D0 D7D0D7EA0A1A2YD0D7EA0A1A2Y&A0A2A2A3D8D15 D0D7 =1D8 D15=1D8 D150例：例：用两片用两片74LS151构成十六选一数据选择器构成十六选一数据选择器三、用数据选择器设计逻辑电路三、用数据选择器设计逻辑电路1、实现逻辑函数的依据、实现逻辑函数的依据 按逻辑代数展开定理：一个按逻辑代数展开定理：一个n变量的任意函数，变量的任意函数，可以对它的某一个变量展开成可以对它的某一个变量展开成“与或与或”表达式：表达式：按照需要，还可继续展开。按照

45、需要，还可继续展开。F=F(A1,A2,An) = A1 F(1,A2,An) + F(0,A2,An)1A例：例：F(A,B,C)=AF(1,B,C)+ F(0,B,C) =ABF(1,1,C)+ F(1,0,C)+ BF(0,1,C)+ F(0,0,C) = F(0,0,C)+ BF(0,1,C)+A F(1,0,C)+ABF(1,1,C)BABAABBA输输 入入输输 出出A1A0W 10000D0010D1100D2110D3E四选一选择器功能表四选一选择器功能表时：时：0E 类似三变量函数类似三变量函数的表达式！的表达式！)()()()(013102011010AADAADAADAA

46、DW 而四路选择器的输而四路选择器的输出函数表达式为：出函数表达式为：F(A,B,C)= F(0,0,C)+ BF(0,1,C)+A F(1,0,C)+ABF(1,1,C)BAAB两式比较，只要令：两式比较，只要令：A1=A，A0=B D0= F(0,0,C)，D1= F(0,1,C)，D2= F(1,0,C) ，D3= F(1,1,C)便可以用四路选择器实现任意三变量的逻辑函数。便可以用四路选择器实现任意三变量的逻辑函数。 2、用、用MUX实现逻辑函数的基本步骤实现逻辑函数的基本步骤化简逻辑函数为最简化简逻辑函数为最简“与或与或”表达式；表达式；根据逻辑函数变量的数目，确定选用的根据逻辑函数

47、变量的数目，确定选用的MUX的的路数；路数；若为若为n变量的函数，应选用变量的函数，应选用2n-1路的路的MUX；若指定的若指定的MUX的路数小于上面的关系，可采用树的路数小于上面的关系，可采用树型结构分级实现，也可用输出级是型结构分级实现，也可用输出级是MUX，前级用，前级用门电路实现。门电路实现。在给定函数中，确定用作地址输入的变量；在给定函数中，确定用作地址输入的变量；用代数法确定用代数法确定MUX的数据输入表达式；的数据输入表达式；比较地址输入的不同选择方案下的数据输入表达比较地址输入的不同选择方案下的数据输入表达式，选取其中的最简式，并画出外部信号连接图。式，选取其中的最简式，并画出

48、外部信号连接图。 例例1：用：用MUX实现实现F(A,B,C)=m(1,2,3,4,5,6) 化简函数得：化简函数得： CBCABAF选选B，C作为地址变量，并选四路作为地址变量，并选四路MUX，则得，则得 ABCCBCBACBF11D3 END2D1D0YA0A1B11CAAAAFAFAFAAF) 1 , 1 ,(1)0 , 1 ,(1) 1 , 0 ,()0 , 0 ,(例例2：用：用MUX实现实现DCBACDBADCACBDCAF该函数已经是最简式，选该函数已经是最简式，选A，B，C作地址变量，并选作地址变量，并选八路八路MUX，则有，则有 0101ABCCABDCBADCBABCACB

49、ADCBADCBAFDENDABFCMUX D0 D1 D2 D3 D4 D5 D6 D70D110D0), 1 , 1 , 1 (1), 0 , 1 , 1 (), 1 , 0 , 1 (), 0 , 0 , 1 (0), 1 , 1 , 0(1), 0 , 1 , 0(), 1 , 0 , 0(), 0 , 0 , 0(DFDFDDFDDFDFDFDDFDDF例例3：用四路：用四路 MUX实现实现 F(A,B,C,D,E)=m(0,5,8,9,10,11,18,19,20,22,23,28,30,31) 该函数为一个五变量函数，应选十六路该函数为一个五变量函数，应选十六路MUX，但本例限定

50、，但本例限定用四路用四路MUX，为此，可采用树型结构分级实现。选定，为此，可采用树型结构分级实现。选定A、B作作为第一级四路为第一级四路MUX的地址输入，则有：的地址输入，则有： )()()()(ECCDABECECDBADCEDCEDCBAEDCEDCBAFEDCEDCD0则：则：CDCEDCEDCD1ECECDD2ECCDD3选定选定C、D作为第二级四路作为第二级四路MUX的地址输入，则有：的地址输入，则有： 1CDEDC0DC0DCD1CDEDC1DCEDCD0CD0DC1DC1DCD0CDEDC0DCEDCD32101D,ED, 0D, 0D1D,ED, 1D,ED0D, 0D, 1D

51、, 1D0D,ED, 0D,ED333231302322212013121110030201001D,ED, 0D, 0D1D,ED, 1D,ED0D, 0D, 1D, 1D0D,ED, 0D,ED33323130232221201312111003020100其实现的电路为：其实现的电路为： A0E0E111100BDCD00D01D02D03D10D11D12D13D20D21D22D23D0D1D2D3001D30D31D32D33EEEF4.4 4.4 数字比较器数字比较器比较器的分类：比较器的分类：（1）仅比较两个数是否相等。）仅比较两个数是否相等。（2）除比较两个数是否相等外，还要

52、比较两个数的）除比较两个数是否相等外，还要比较两个数的大小。大小。一、相同比较器一、相同比较器1、一位相同比较器、一位相同比较器 AiBiGi0 00 11 01 11相同相同0相异相异0相异相异1相同相同AiBiGi=11iiiiiBABAG一、相同比较器一、相同比较器2、四位相同比较器、四位相同比较器 AiBiGi=11iiiiiBABAG 只有对应的四位二进制数只有对应的四位二进制数都相同，即都相同，即G0=G1=G2=G3=1时，时，则两数相同，否则两数不同。则两数相同，否则两数不同。即即G=G3G2G1G0。即。即0 00 01 11 12 22 23 33 3G GB BA AB

53、BA AB BA AB BA A ) )( () )( () )( () )( (0 00 01 11 12 22 23 33 3B BA AB BA AB BA AB BA A 1=1=1=1=1=1=1=1=1A1B2B1A0B0A3B3A2GA=A3A2A1A0 B=B3B2B1B0二、一位大小比较器二、一位大小比较器输输入入 输输出出 A B AB A=B AB 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 1 1 0 1 0 功能表功能表BABA ”“ABBABA ”“BABA ”“& 1ABABA=BABABAB）i-1（A=B）i-1（AB）i（A=B）i（

54、AB)i-1 (A=B)i-1 (AB)i (A=B)i (AB)i 、(A=B)i 和和(AB)i-1、(A=B)i-1和和(AB）i-1（A=B）i-1（AB）i（A=B）i（Ab3 1 0 0a3=b3 a2=b2 a1= b1 a0 =b0 0 1 0a3=b3 a2=b2 a1= b1 a0 b0 1 0 0a3=b3 a2=b2 a1 b1 1 0 0a3=b3 a2b2 1 0 0a3 B) (A=B) (AB)如何设计实现一个如何设计实现一个四位数码比较器四位数码比较器？根据比较规则，可得到根据比较规则，可得到四位数码比较器逻辑式：四位数码比较器逻辑式：A=B:BAE)ba)(

55、ba)(ba)(ba(00112233ABA3B3A2B2A1B1A0B0ABABA=BABA=B共有共有1111个输入端，个输入端，3 3个输出端个输出端当有一个输出为当有一个输出为1 1时，另两个时，另两个输出为输出为0 0； 四位集成电路比较器：四位集成电路比较器：74LS8574LS85A3B2A2A1B1A0B0B3B3(AB)LAB A=B ABGNDA0B0B1A1A2B2A3UCC级连输入级连输入输出输出(AB)LAB A=B AB0，只能是，只能是A0=1，B0=0 A0BA3A2A1A0B3B2B1B0ABABA=BABA B）L（ABA=BAB）L（ABA=BAB AC，

56、则，则A最大最大；若；若AB AB）L（ABA=BAB）L（ABA=BABB1B0B3B2（A=B）L11A1A0A3A2B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A24.5 4.5 加法器加法器1 1 0 11 0 0 1+举例：举例：A=1101, B=1001， 计算计算A+B。011010011加法运算的基本规则加法运算的基本规则：(1) 逢二进一。逢二进一。(2) 最低位是两个数的最低位的叠加，没有低位进位。最低位是两个数的最低位的叠加，没有低位进位。(3) 其余各位都是三个数相加，包括被加数、加数其余各位都是三个数相加，包括被加数、加数和低位来的进位。和低位来的进

57、位。(4) 任何位相加都可能产生两个结果：本位和、向任何位相加都可能产生两个结果：本位和、向高位的进位。高位的进位。用半加器实现用半加器实现用全加器实现用全加器实现一、半加器一、半加器半加运算不考虑从低位来的进位。设：半加运算不考虑从低位来的进位。设： A-被加数；被加数；B-加数；加数；S-本位和；本位和；C-进位。进位。A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 真值表真值表BABABAS ABC 逻辑图逻辑图=1&ABSC半加器半加器ABCS逻辑符号逻辑符号二、全加器：二、全加器：an-被加数；被加数；bn-加数；加数；cn-1-低位低位的进位

58、；的进位；sn-本位和；本位和；cn-进位。进位。an bn cn-1 sn cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 真值表真值表11)(nnnnnnnnnncbabaccbas1 11 11 11 11 11 11 11 11 11 11 11 11 1 ) )( () )( ( ) )( () )( ( ) )( () )( ( n nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn n

59、n nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nC Cb ba aC Cb ba aC Cb ba aC Cb ba ab ba aC Cb ba ab ba aC Cb ba aC Cb ba aC Cb ba aC Cb ba aC Cb ba aC Cb ba aC Cb ba aC Cb ba as sn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nn nb ba ab ba ac cc cb ba a

60、c cb ba ab ba ac cb ba ac cb ba ac cb ba ab ba ac c 1 11 11 11 11 11 11 11 1) )c c( ( ) )( () )( ( c c二、全加器：二、全加器：an bn cn-1 sn cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 真值表真值表11)(nnnnnnnnnncbabaccbas逻辑图逻辑图逻辑符号逻辑符号cn-11bnancnsn=1=1FABnAnCnSnCn-1 全加器全加器SN74LS183的管脚图的管脚图114SN74LS1831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnUccGND四位串行加法器的结构及符号四位串行加法器的结构及符号 B4A4C4S4FAB3A3C3S3FAB2A2C2S2FA