Cadence问题集

1、实用标准文案Cadence问题集文档类型读书笔记作者陈雷（共页）UAV Flight Control & Embedded System Lab无人机飞控暨嵌入式技术实验室2014年9月文档1概述错误！未定义书签。1问题1.1 元器件放置元件修改后无法添加到电路中，出现 Part is out of date with respect to the design cache.use update cache to synchronize the part in the cache with the library 的提示。解决方法如下：选择 File目录树，点file.dsn 前面的&

2、quot;+",再点Design Cache 前面的"+",找到你所出错的 Part名称，design>>Update cache 一下就行了！1.2 元器件旋转元件有时需要旋转，解决方法如下：选中元件，按快捷键R即可。1.3 多个管脚的修改如何为多个管脚进行修改？解决方法如下：选中要修改的管脚，鼠标右键点击 Edit properties 即可。1.4 在原理图中放置（多个）元件如何在原理图中放置元件/多个元件？解决方法如下：先激活原理图，鼠标点击Place Part,或者快捷键P也可以。1.5 画出任意角度的线如何在原理图中画出任意角度的线？解决方

3、法如下：画线时按住Shift即可。1.6 两个较远距离的线连接在两个较远距离的线除了用导线连接外还有什么方法连接？解决方法如下：在同一个原理图中，用鼠标点击 Place ,选择Net Alias即可。1.7 在整个工程文件中进行浏览有时需要浏览整个工程文件来查找错误，该怎么操作？解决方法如下：先选中.dsn文件，鼠标点击 Edit -BrowseParts。1.8 索引编号如何设置索引编号？解决方法如下：先选中.dsn 文件，鼠标,点击 Tools -Annotate - Reset Part Reference to “？ ”，把编号取消，然后鼠标点击 Tools - Annotate -

4、Incremental ReferenceUpdate来重新编号即可。1.9 电气规则检查如何进行电气规则检查？解决方法如下：先选中.dsn文件，鼠标点击 Tools -Design Rules Check即可。1.10 速电路设计流程原理图逻辑功能设计，生成 net list -PC喷数据库准备一导入net list 一关键器件布局一布线前仿真，解空间分析，约束设计， SI仿真，PI仿真，设计调整 一约束驱动布局，手工布局一约束驱动布线，自动布线，手工拉线，可能需要调整层 叠设计一布线后仿真一修改设计一布线后验证一设计输出，PCB8加工一 PCBK功能调试、测试性能。2.0电路设计简化流程建

5、零件库、焊盘、零件封装一创建电路板、机械结构、尺寸、层叠结构预定 义一导入网表一设定电气规则、线宽、线距、其他规则一布局布线一布线后调整、零 件编号、丝印、DRC设计/出、gerber文件、drill文件、图纸。2.1 allegro出光绘文件出现的几个问题首先出光绘前要保证没有DRC昔误出Gerber时提示如下错误：一：设置好光绘文件参数后，选择 check dabase before artwork后，点击生成光绘时出现错误告警信息：database has errors:artwork generation cancled.please run dbdoctor.可行的解决方法：1.运行

6、内部，或外部dbdoctor ,内部的在tools-database check2.TOOLS-PADSTAC K-modify design padstack 。在 option 中的 purge 选 ALL3.place-update symbols-选择器件并选择下方的 update symbolspadstacks选项4.tools-padstac k-refresh上述4种方法过后，基本上能解决问题。二：WARNING: Shape at (XX XX) contains void at(XX XX)which touches another shape当该层不铺这块铜时可以正常出

7、Gerber。这个主要是敷铜的问题，同一 NET勺两个44立的shape重叠就会出现该错误告警。出Gerber时，Allegro不允许2个或更多Dynamic类型的形状彼此接触，即使 他们用相同的netname。解决方法：对动态敷铜与静态敷铜重叠的，可视情况删除掉静态的，或者利用merge shape来将2个分立的shape合并成一块shape。打开shape boundary 可便于操作。三：在能成功生成gerber文件时，文件中可能存在的许多告警信息：WARNINGS egment with samestart and end points at (67.0201 174.2666) wi

8、ll be ignored. Increasing output accuracy may allow segment to be generated. 等。这个主要是底片精度设置导致的问题。解决方法：1.通过调整gerber下的format设置精度。2. 检查设计文件中的shape参数下的void controls的artwork format置是否与底片中的类型一致。3. 设计文件在准备输出gerber文件时的单位必须和底片上的一致，否 则还是可能会照常出现问题。1、更新封装封装修改后，在 allegro 下 palce-update symbols 。在 package symbol 下

9、选择要更新的封装。注意勾选update symbol padstacksIgnore FIXED property 。2、如何批量放置 VIA?比方在TOP层铺了一片铜到地，然后想规则的放置一批VIA将表面铺铜区连接到地层，能不能自动完成啊？手动放很麻烦也不均与，影响美观CopyFind 勾逗 ViaOption 填;®数量，距。1. Allegro 中我设置了 highlight 的颜色为白色，但选中后颜色是白蓝相间的， 很不方便查看。是什么地方需要 设置。答：setup/user preferences/display/display_nohilitefont这个选项打勾就行了实

10、用标准文案2. 不小心按了 Highlight Sov后部分线高亮成白色，怎样取消？答：这个是用来检查跨分割的，取消的办法是：如果是 4层板的话，在电源 层跟地层都铺上地网络，然后再按Highlight Sov 刷新即可。3. 如何更改Highlight高亮默认颜色？答:可以在 Display->Color/Visibility->Display->Temporary Highlight 里修改即可，临时修改颜色可以点Display->Assign Color来实现。4. 如实现Highlight高亮部分网络，而背景变暗，就像 Altium Designer 那样？答：

11、可以在 Display->Color/Visibility->Display->Shadow Mode 打开该模 式，并且选中 Dim active layer 即可。5. 快速切换层快捷键答：可以按数字区里的“-”或“+”来换层。6. OrCAD跟 Allegro 交互时，出现 WARNINCAP0072Could not find component to highlight错误等？答：OrCAD俞出网表，Allegro导入网表，确保两者对的上号，然后在 Orcad 选中元件，再右键Editor Select ,即可在Allegro中选中该元件；反过来，在Allegro

12、中要先Highlight 某元件，在Orcad中变会选中该元件。1.ORcad :首先打开orcad和allegro 分别占1/2的窗口界面。然后 orcad中 Tools/creatnetlist/PCB Editor 中 Create PCB Editor Netlist 下的 Options 中设 置导出网表的路径。然后确定导出网表。2 .Allegro:Files/Import/Logic/最底下的 Import directory中设置刚才导出网表的路径。然后导入即可，只要不出现error即可。3 .操作互动：首先在 allegro 中选中高亮display/Highlight ,然

13、后到orcad 中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。当然了选中Dehighlight 就可以不高亮显示了。文档实用标准文案7.关于盲孔及埋孔B/B Via的制作方法?答：可先制作通孔 Thru via ,然后 Setup->B/B via definitions->Define B/B via ,如下图，完成后，再在 Constraint Manager->Physical->all layers->vias 里添加B/B Via即可。8. 在用Router Editor 做BGA自动扇出时，遇到提示无法找到xxx解决方法？答：路径里不能

14、有中文或者空格。9. 在制作封装时，如何修改封装引脚的PINNumber?答：Edit->Text ,然后选中PIN Number修改即可。10. 对于一些机械安装孔，为什么选了 pin后，选中老是删除不了？答：因为这些 Mechanical Pin属于某个Symbol的，在Find里选中Symbols, 再右键该机械孔，点 Unplace Component即可。11. 在 OrCADB用 Off Page Connector 为什么没起到电气连接的作用？答：先科普下:1.off_page connector 确实是用在不同页间比较合适，同一页中可以选择用 连线，总线或者Place n

15、et alias 来连通管脚，没有见过在同一页中用 off_page connector 的。2.off_page connector在电气特性上是没有方向性的，但是在制图时，为了人看方便，所以使用的双向信号和单向信号的符号还是不同的，这是为了让人知道它 是输入还是输出。电气特性的连接是在芯片做原理图封装时，对管脚定义时形成的。原因分析：Off Page Connector用于平坦式电路图中多页面原理图电气连接 （这些原理图必须从属于同一个 Parent Sheet Symbol ）。如下图所示才算同一个 Parent sheet symbol 。-立 SCHEMATIC1ddr2FAGE01

16、 CQVEBFACE02 QCAS621> AhD EFQNPAGES QCAS62L_B AKD FLASHPAGE04 QC殖瞪 1AMD DDR2FAGE05 QCAS621_D OW CONFIGFAGE06 QCA8021_E OFIT FOWERPAGEOT OPL-O6T52_F OKU GMD PAGE况 SWITCH AK822BPAGE09 LEDFACE 10 FOWtPAGE11 SWITCH POWERPAGE12 DHS.CLK.RSTFAGE13i ZAEUNK LE8©266FAG-E13L ZAEUNK IOCPAGE14 AT8BSPAGE1

17、5 KJ4512. 如何将两块电路板合成一块?答：先将电路板A导出成Sub-drawing ,然后电路板B再导入该Sub-drawing , 同时原理图也合成一个原理图，完后创建网表 Netlist ,电路板B再导入该Netlist , 此时电路板B存在一些未名的器件和已名的器件，因为导入Sub-drawing元件布局跟连线都跟原来的保持一致，但是去掉了电路板A中元件的网表信息的，而导入该Netlist则导入了网表信息，为了利用原来的元件布局，可用Swap->Componen命令来交换元件网表信息而保持原来的布局不变。13. 元件封装中的机械安装孔Mechanical Symbol ?答

18、：使用Allegro PCBDesign XL的Package symbol模板建立一个元件封装， 对于有电气连接性的pin将其按照实际元件的引脚编号。而对于机械安装孔的pin ,将其pin number删除掉，表明它是一个非电气连接性的引脚，大多数指安装孔。比如 DB9 RJ45等接插件都具有两个（或者以上）的机械孔。14. Mechanical Symbol 已经存在库中，但Place->Manually 在 Mechanical Symbols 里见不到？答：在Placement里的Advance Settings 选项卡中选中Library 即可。15. ORCAD0 原理图时，

19、off page connector 后加上页码的方法？答：用ORCAD原理图，很多ORCA的SCH,大多在offpage connector加 上一个页码。方法很简单： Tools->annotate->action->add intersheet reference 即可。16. 布线时，添加到约束中的所有的通孔和盲孔都可以显示，但是所有埋孔都不能显示，不知道为什么。比如， L1L2,L1-L3 , L1-L8 （8层板）都可以显示，但是L2L7, L3-L6都无法显示？答：在pad制作时需要把 microvia点上即可。17. Allegro Region区域规则设置？

20、答：setup - constraints - constraint manager或者快捷菜单中带 cm标t己的，Cmgr图标启动constraints manager 图表窗体，在窗体中选择 object->create->region ,此后就在表中设置一下物理或者间距规则，只不过在设 置通孔时可以双击弹出选择过孔窗体，非常方便。最后设置完了点击OK此后在allegro pcb 的菜单中shape下有利用Rectangular建立一个矩形，然后在 option中 的 active class选择 Constraint Region , subclass 选择 all.assg

21、in to region 选 择你刚刚在规则管理中建立的区域规则名称，如果没有说明你没有保存好，重新操作 一遍以上的规则建立过程。18. 与某个Symbol的引脚相连的Clins和Vias删除不了？答:可能该Symbol为fix , Unfix该Symbol即可。19. Allegro 使用Fanout by pick 功能时老是扇不出，而且停到一半卡死？答：可能待扇出Symbol所在区域中存在Etch层的Shape,要删掉这些Shape 才行。20. 将某个网络设置成电源网络，弁设置其电压、线宽等属性？答：选中该Net,然后Edit->Properties ,按下图修改其属性即可。或者

22、也 可以依次点击 Tools->Setup Advisor->Next->Next->Identify DC Nets->填入网络的Voltage 即可。21.为什么器件bound相互重叠了，也不显示DRC昔误呢？是不是哪里设置要打开以下?3 u# n/ O$ F1 d3 # l. | 答：有两种，一个是pin到pin的距离约束，主要是防止 短路，需要在constrain 中设置smd pin至1J smd pin的距离，然后在setupconstrainmodes中的 spacing modes 中勾选 smd pin to smd pin 。另外一个是检查两个

23、器件是否重叠，需要用到place bound top/bottom ,至于是顶层还是底层，要更具你的器件而定，这个规则只要是两个器件的place bound层相互重叠就会报警，同样需要打开检查开关，在 setupconstrainmodes中的 design modes （package） 中勾选 package to package 为 on （其中 on 为实时监测， 只要触犯规则就报警，batch为只有点击update drc才监测报警，of是不监测，违 反规则不报警）。当然，Color/Visibility 中Stack-UP中相应层中的DRCS示也要 开启。22. 拖动时为什么不显示

24、鼠线？移动铺铜或元件时，原来与之相连的过孔和线都消失了，怎么解决？答：Move时要选中Ripup Etch。选中Ripup Etch时将去掉跟该 Symbol弓I脚 相连的Clines ,同时显示Rats,选中Stretch Etch 时用Clines代替Rats,而什么 都不选时则保留Clines同时显示Rats。所以移动铺铜或元件为保留原来的过孔和线， 则不能选中Ripup Etch 。另外：定制 Allegro 环境Find （选取）Design Object Find Filter 选项：Groups（将1个或多个元件设定为同一组群）Comps （带有元件序号的Allegro元件）Sy

25、mbols （所有电路板中的Allegro元件）Functions （一组元件中的一个元件）Nets （一条导线）Pins（元件的管脚）Vias （过孔或贯穿孔）Clines （具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔）Lines （具有电气特性的线段：如元件外框）Shapes （任意多边形）Voids （任意多边形的挖空部分）Cline Segs（在clines中一条没有拐弯的导线）Other Segs（在line中一条没有拐弯的导线）Figures （图形符号）DRC errors （违反设计规则的位置及相关信息）Text （文字）Ratsnets （飞线）Rat Ts （T

26、型飞线）文件类型：.brd（普通的电路板文件）.dra（Symbols或Pad的可编辑保存文件）.pad （Padstack文件，在做symbol时可以直接调用）.psm （Library 文件，保存一般元件）.osm（Library 文件，保存由图框及图文件说明组成的元件 ）.bsm（Library 文件，保存由板外框及螺丝孔组成的元件）.fsm（Library 文件，保存特殊图形元件，仅用于建立Padstack的ThermalRelief）.ssm（Library 文件，保存特殊外形元件，仅用于建立特殊外形的 Padstack） .mdd（Library 文件，保存 module defi

27、nition） .tap（输出的包含NC dr川 数据的文件） .scr （Script 和 macro文件） .art（输出底片文件） .log（输出的一些临时信息文件）.color（view层面切换文件）.jrl（ 记录操作Allegro的事件的文件） 设定 Drawing Size （setupDrawing size. ） 设定 Drawing Options（setupDrawing option.） status:on-line DRC（随时执行 DRC）Default symbol heightDisplay :Enhanced Display Mode:Display dril

28、l holes:显示钻孔的实际大小Filled pads :将via和pin由中空改为填满Cline endcaps :导线拐弯处的平滑Thermal pads : 显示 Negative Layer 的 pin/via 的散热十字孑L 设定 Text Size （setupText Size.）设定格子（setup grids. ）Grids on:显示格子Non-Etch:非走线层All Etch: 走线层Top :顶层Bottom :底层设定 Subclasses 选项（setupsubclasses. ）添加删除LayerNew Subclass.文档实用标准文案设定 B/Bvia(s

29、etupViasDefine B/Bvia)Ripup etch :移动时显示飞线Stretch etch :移动时不显示飞线信号线的基本操作：更改信号线的宽度(EditChangeFindClines ) optionlinewidth删除信号线(EditDelete )改变信号线的拐角(EditVertex )删除信号线的拐角(EditDelete Vertex )23. 如何修改某个Shape或Polygon的网络属性以及边界？答：Shape->Select Shape or void->单击选中该 Shape->在右边 Option 栏Assign net name中

30、将Dummy Ne畛改成自己想要的网络，当鼠标光标停留在边界时 可以拖动光标修改边界。24. 如何只删除某一层里的东西？答:很简单，Display->Color/Visibility->单独显示要想删除的那一层，OK后删除即可。25. 如何替换某个过孔？如何不在布线状态下快速添加过孔？答：Tools->PadStack->Replace ,然后必须选上 Single via replace mode , 最后选上要想替换的过孔即可；利用 copy来快速添加大量过孔即可。26. 如何在allegro 中取消Thermal relief 花焊盘(十字焊盘)答:set up-

31、>design parameter ->shape->edit global dynamic shapeparameters->Thermal relief connects ->Thru pins ,Smd pins -> full contact文档实用标准文案27. 在等长走线时，如何更改 target目标线？答：绕等长有两种：一种是设在一定范围内绕没有基准，就是说在一组BUS里必须绕到这个范围内才会变绿，这个我一般不用，因为BUS!少绕一根不到这个范围就不会变绿。另一种就是设在一定范围内有基准的，也许就是你表达的这种， ElectricalConst

32、raint Set- > Net- > Routing- > Relative Propagation- > relative Delay- > Delta:Tolerance 下你想设做基准的 Net,点鼠标右键，在下拉菜 单选择 set as target 。28. 如何分割电源层？答：使用Anti Etch来分割平面使用Add->line 命令，并且设置 Active Class 为Anti Etch ,设置好线宽， 并且在外框画好RoutKeepin ,然后在已经建立Shape的平面上，画出想要分隔的范围, 再用 Edit->Split Pla

33、ne->Create 。29. 画了 line型线，如何修改？答：Edit->Vertex （顶点）命令来修改。30. 通孔式焊盘做得比较大,且排列的较密集，怕连锡怎么办？答:焊盘问画丝印做隔离31. allegro对齐的问题答:1.首先右键 application mode 切换至U模式 placement edit ；2 .框选需要对齐的元件；align components ； OK3 .关键的一步，在你要对齐的基准元件上右键，选择4 .allegro 只能实现这个中心点对齐，至于更高级的要使用skill 了32. 修改了元器件封装，如何更新到PCB?答：Place->

34、Update Symbols->Package Symbols->找至U该封装-> 点击 Refresh 即可。33. Allegro如何添加机械孔？答：孔径为 NPTH（None Plated Through Hole）,焊盘为 NULL,THERMAL RELIEF 和ANTI PAD需比孔径大20MIL左右.然后把它当做via来用就可以了，当然也可以做 成Symbol来添加。34. 画封装时如何将元件参考点设在中间？答：画好封装后，Setup->designer parameters->Move Orign 即可。35. 在Allegro中如何更改字体和大小

35、（丝印，位号等）配置字体：allegro 15.2:setup->text sizestext blk:字体编号photo width:配置线宽width,height: 配置字体大小改变字体大小：edit->change ,然后在右边控制面板find tab 里只选text（只改变字体）然后在右边控制面板options tab 里line width 添线的宽度和text block 里选字体 的大小。最后选你准备改变的TEXT框住要修改的所有TEXTW以批量修改allegro 16.0: setup->design->parameter->text->s

36、etup text sizetext blk:字体编号photo width: 配置线宽width,height: 配置字体大小改变字体大小：edit->change ,然后在右边控制面板find tab 里只选text （只改变字体）然后在右边控制面板options tab 里line width添线的宽度和text block 里选字体的大小。class->ref des->new sub class->silkscreen_top最后选你准备改变的TEXT框住要修改的所有TEXTW以批量修改，注思：如果修改顶层丝印要先关掉底部丝印层 ，silkscreen_bot

37、tom 和display_bottom在建封装的时候可以设定36. Allegro 静态铺铜时，当用 Shape void Element 来手动 避让时，有些区域明明很宽但老是进不去以致导致出现孤岛？答：在用 Shape Void Element 命令时，选中 Shape,右键 Parameter, Void Controls->Creat Pin voids ,将 In-Line 改为 Individually 即可。37. 重叠元件，如何切换选中它们？答：选中该最上面元件，按 Tab逐层切换选中。38. 画封装的时候,明明已经在某些层上有定义,如RoutKeepout等，但是调用元

38、件到板上却老是找不到该层？答：可能有两个原因：1、PCB®上没显示该层；2、画封装的时候，如Top层 定义成“ Top_Cond，但PCB±却定义成" TOP ,所以显示不出来。39. 动态铺铜时，Update to Smooth 但还是存在 Out of dateshapes,什么原因？答：可能存在一些 dummy net的shapes,可以通过在 Report里运行Shape dynamic state 来找到这些 shapes,又因为 dummyiet的shapes可能不会就这样显示 出来，可以stack-up里boundary那栏打开，用shape sel

39、ect 来选中它来删除。40. Package Geometry 里的Silkscreen画的是封装的外框，Component Geometry里的Silkscreen是器件的编号文本如R1等。41. Place_Bound_TopUsed to ensure you don' t place components on top of each without getting a DRC. This boundary normally defines the component area which may or may not include pins of surface moun

40、t devices. This boundary can also be assigned a component high to be verified at the board level and checked to the Package_Keepout_Top boundaries or any other special component clearances. If this boundary does not exist than it will be automatically created based on the Assembly_Top outline and th

41、e outer extents of the component pins. This boundary can only be defined at the symbol level (.dra).Dfa_Bound_TopUsed by the Real Time Design for Assembly (DFA) Analysis to check clearances between components driven by a Spreadsheet based matrix of components. This boundary normally or can be differ

42、ent then the traditional Place_Bound_Top boundary and it may include pins of surface mount devices. If this boundary does not exist than the DFA checks default to using the Place_Bound_Top boundary. This boundary can only be defined at the symbol level (.dra).Package_Keepout_TopUsed to ensure you do

43、n ' t violate placement keepout areas or high restricted area in a design. This boundary can only be defined at the board level (.brd)and cannot be added to the symbol level (.dra) unless it is part of a Mechanical Symbol (.bsm)42. allegro 导出库时，no library dependencies选项有什么用？答：选中该选项，导出库时会连同焊盘一起导出

44、去。43. Constraints manager 里无法建立 pin pair ?答：有可能是虽然已经给电阻、电容等器件建立Espice模型了，但是IC的pin脚IO属性没定义。可以编辑pin脚的属性，找到pinuse项，在里面更改即可。Allegro- 层叠结构设置来源：互联网 2015-11-17 浏览次数:609PCB1叠结构层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下 原则： 元件面下面(第二层)为地平面，提供器件屏蔽层以及为顶层布线提供 参考平面； 所有信号层尽可能与地平面相邻； 尽量避免两信号层直接相邻； 主电源尽可能与其对应地相邻； 兼顾层压结构对称。对于母板的层排布，现有母板很难控制平行长距离布线， 对于板级工作频 率在50MHz以上的(50MHZZ下的情况可参照，适当放宽)，建议排布原则： 元件面、焊接面为完整的地平面(屏蔽)； 无相邻平行布线层； 所有信号层尽可能与地平面相邻；关键信号与地层相邻，不跨分割区。基于以上原则，对于一个四层板，优先考虑的层叠结构应该是:,