逻辑分析仪使用

1、泰克逻辑分析仪文章最大限度地利用逻辑分析仪Chris Loberg，泰克公司逻辑分析仪是一种多功能工具，可以帮助工程师进行数字硬件调试、设计检验和嵌入式软件调 试。然而，许多工程师在应该使用逻辑分析仪时，却使用了数字示波器，其主要原因是工程师比 逻辑分析仪更熟悉示波器。但逻辑分析仪在过去几年中已经取得了很大的进步，对许多应用，它 们将比其它仪器帮助您用更少的时间找到麻烦的漏洞的根本原因。当然，示波器和逻辑分析仪之间有很多类似的地方，但也有一些重要的差异。为了更好地了解两 台仪器可以怎样满足您的特定需求，我们有必要先比较一下它们的各种功能。数字示波器是一种通用的查看信号的基础工具。其高采样率和高

2、带宽，可以在时间跨度内捕获许 多数据点，测量信号跳变 （边沿 ）、瞬态事件和小时间增量。示波器当然也能查看与逻辑分析仪相 同的数字信号，但示波器一般用于模拟测量，如上升时间、下降时间、峰值幅度及边沿间经过的 时间。示波器一般有最多四条输入通道。但在您需要同时测量五个数字信号时，或您的数字系统拥有一条 32位数据总线和一条 64 位地址总线时，该怎么办呢？这时需要工具中有多得多的输入。逻辑 分析仪一般有 34-136 条通道。每条通道输入一个数字信号。某些复杂的系统设计要求数千条输入 通道。市场上也为这些任务提供了近似规模的逻辑分析仪。与示波器不同，逻辑分析仪不测量模拟细节，而是检测逻辑门限电平

3、。逻辑分析仪只查找两个逻 辑电平。在输入高于门限电压 （V） 时，我们把这个电平称为 “高”或“1。”相反，我们把低于 Vth 的 电平称为 “低”或“0。”在逻辑分析仪对输入采样时，它存储一个 “1”或一个“0，”具体视相对于电压 门限的信号电平而定。逻辑分析仪的波形定时显示与产品技术资料中找到的或仿真器生成的定时图类似。所有信号都时 间相关，以便能够查看建立时间和保持时间、脉宽、外来数据或丢失数据。除高通道数外，逻辑 分析仪提供了许多重要功能，支持数字设计检验和调试，包括：完善的触发功能，您可以指定逻辑分析仪采集数据的条件高密度探头和适配器，简化与被测系统（SUT）的连接分析功能，把捕获的

4、数据转换成处理器指令，并关联到源代码使用逻辑分析仪与使用其它仪器类似。下面几节将介绍四个主要步骤：连接，设置，采集，分析。连接被测系统逻辑分析仪采集探头连接到SUT上。在探头的内部比较器上，比较输入电压与门限电压（Vth），判定信号的逻辑状态（1或0）。门限值由用户设置，从TTL电平到CMOS、ECL和用户自定义门 限。逻辑分析仪探头分成多种物理形式：通用探头，带有飞线组”预计用于点到点调试。高密度多通道探头，在电路板上要求专用连接器。探头能够采集高质量信号，其对SUT的影响最小。高密度压缩探头，使用无连接器探头。这种探头推荐用于要求更高信号密度的应用，或要 求无连接器探头连接机制、以快速可靠

5、地连接 SUT的应用。逻辑分析仪的探头阻抗（电容、电阻和电感）成为被测电路整体负载的一部分。所有探头都表现出 负载特点。逻辑分析仪探头应给 SUT引入的负载达到最小，同时为逻辑分析仪提供准确的信号。探头电容一般会“滚降”信号跳变边沿，如图1所示。这种滚降会使边沿跳变降慢，降慢的量为图1中“tD表示的时间量。为什么这一点非常重要？因为比较慢的边沿越过电路逻辑门限会比较 迟，进而在SUT引入定时误差。在时钟速率提高时，这个问题会更加严重。图1.逻辑分析仪的探头阻抗会影响信号上升时间，测量定时关系。图示内容：Actual Risetime:实际上升时间Observed Risetime （with

6、large capacitive loading）:观察到的上升时间（带有大的电容负载）在高速系统中，探头电容过高可能会阻碍SUT工作。选择总电容最低的探头总是至关重要。还要指出的是，探头夹和线组会提高其连接的电路的电容负载。应尽可能使用正确补偿的适配器。设置逻辑分析仪逻辑分析仪是为从多引脚器件和总线中捕获数据而设计的。捕获速率”一词是指对输入采样的频次。它的功能与示波器中的时基功能相同。注意在描述逻辑分析仪操作时，采样” 采集”和 捕获”这几个词经常会互换使用。有两种数据采集或时钟模式：定时采集捕获信号定时信息。在这种模式下，使用逻辑分析仪内部时钟对数据采样。数据 采样速度越快，测量分辨率越

7、高。目标器件与逻辑分析仪采集的数据之间没有固定的定时 关系。这种采集模式主要用于 SUT 信号之间定时关系最为重要时。状态采集用来采集SUT的状态”来自SUT的信号定义了样点（什么时候采集数据，采集 数据的频次 ）。用来为采集提供时钟输入的信号可以是系统时钟，也可以是总线上的控制 信号，还可以是导致SUT改变状态的信号。在活动边沿上采样的数据表示逻辑信号稳定 时 SUT 的情况。在、且只在选择的信号有效时，逻辑分析仪才会采样。如果您想捕获很长的相邻定时细节记录，那么定时采集、内部 （或异步 ）时钟可以担此重任。您也 可能想像SUT看到的那样采集数据。在这种情况下，您应选择状态 （同步）采集。在

8、状态采集中， 将在列表窗口中顺序显示 SUT 的每个后续状态。状态采集使用的外部时钟信号可以是任何相关信 号。触发是把逻辑分析仪与示波器区分开的另一种功能。示波器拥有触发功能，但它们对二进制条 件的响应能力有限。相比之下，可以评估各种逻辑 （布尔 ）条件，确定逻辑分析仪什么时候触发 采集。触发的目的是选择逻辑分析仪捕获哪些数据。逻辑分析仪可以跟踪SUT逻辑状态，在SUT中发生用户定义的事件时触发采集。在讨论逻辑分析仪时，必需了解“事件”这个词。它有多种含义。它可以是一个信号线路上的 简单跳变，包括故意跳变或非故意跳变。如果您正在查找毛刺，那么毛刺就是关心的“事 件”。事件也可以定义为整个总线中

9、信号跳变组合导致的逻辑条件。但注意不管是哪种情况， 事件都是信号从一个周期变到下一个周期时出现的某个东西。采集状态数据和定时数据在硬件和软件调试 （系统联调 ）时，最好拥有相关的状态信息和定时信息。在一开始时，问题可能 会检测为总线上的无效状态。这可能是由建立时间和保持时间违规之类的问题引起的。如果逻辑 分析仪不能同时捕获定时数据和状态数据，那么将很难隔离问题，而且耗时非常长。某些逻辑分析仪要求连接单独的定时探头，采集定时信息，使用单独的采集硬件。这些仪器要求 一次把两种探头连接到 SUT 上，如图 2所示。第一只探头把 SUT 连接到定时模块上，第二只探 头把相同的测试点连接到状态模块上。这

10、称为“双重探测”。这种方法会损害信号的阻抗环境。 一次使用两只探头将加重信号负担，劣化 SUT 的上升时间和下降时间、幅度和噪声性能。TimingProbesStateProbes图2.双重探测要求每个测试点上有两只探头，这会降低测量质量 图示内容：Timi ng Probes:定时探头State Probes状态探头最好通过同一只探头，同时采集定时数据和状态数据，如图3所示。一条连接、一个设置、一次采集，可以同时提供定时数据和状态数据。这简化了探头的机械连接，减少了问题。一只探头对 电路的影响较低，保证测量精度更高，对电路操作的影响更小。图3同时探测通过一只探头同时提供状态采集和定时采集，实

11、现了更简单的、更干净的测量环 境。图示内容：Timi ng/State Probes:定时 /状态探头逻辑分析仪拥有探测系统、触发系统和时钟系统，把数据传送到实时采集内存中。这个内存是仪 器的心脏，是从SUT采样的所有数据的目的地，也是所有仪器分析和显示画面的来源。逻辑分析仪拥有内存，能够以仪器的采样率对数据分类。这个内存可以视为一个拥有通道宽度和 内存深度的矩阵，如图4所示。仪器累积所有信号活动记录，直到触发事件或用户告诉仪器停 止。结果是采集数据，本质上是一个多通道波形画面，让您查看以非常高的定时精度采集的所有 信号的交互情况。Memory DepthInput 136 |j3回回Q匚&q

12、uot;IE回回们弓回= I4口 匚<)匚 2C Input 1 = 匚I口64k256k1M图4逻辑分析仪在深内存中存储采集数据，使用一条全深度通道支持每个数字输入。采集更多的样点（时间）可以提高同时捕获导致错误的误码和问题的可能。逻辑分析仪连续对数据 采样，填充实时采集内存，根据先进先出的原则丢掉溢出数据。因此，一直会有一条实时数据流 流经内存。在触发事件发生时， 暂停”过程开始，把数据保留在内存中。触发在内存中的位置非常灵活，可以捕获和检查触发事件之前、之后及周围的事件。这是一种重 要的调试功能。如果您触发了一个症状，通常是某种错误，您可以设置逻辑分析仪，存储触发前 的数据（预触发

13、数据），捕获导致症状的问题。还可以设置逻辑分析仪，存储触发之后一定数量的 数据（后触发数据），查看错误可能有哪些后续影响。逻辑分析仪的主采集内存存储信号活动完善的长记录。当今某些逻辑分析仪可以透过数百条通道 以几千兆赫的速度捕获数据，在长记录长度中累积结果。显示的每个信号跳变都被视为发生在活 动时钟速率定义的采样间隔内部某个地方。捕获的边沿可能发生在前一个样点之后几皮秒，或发 生在后一个样点之前几皮秒，或两者之间任何地方。因此，采样间隔决定着仪器的分辨率。不断进化的高速计算总线和通信设备正在推动着逻辑分析仪中更高定时分辨率的需求。高速缓冲 内存解决了这一挑战，它在触发点周围以更高的间隔捕获信息

14、。这里，在内存填满时，新样点也 不断替换最老的样点。每条通道都有自己的缓冲内存。这类采集保留着跳变和事件的动态高分辨 率记录，在主内存采集底层的分辨率是看不到的。分析和显示结果逻辑分析仪的实时采集内存中存储的数据可以用于各种显示和分析模式。一旦信息存储在系统 中，可以以多种格式查看这些信息，从定时波形到与源代码相关的指令助记符。波形显示是一种多通道详细视图，用户可以查看捕获的所有信号的时间关系，在很大程度上与示 波器的显示画面类似。波形显示通常用于定时分析中，特别适合：诊断SUT硬件中的定时问题把记录的结果与仿真器输出或产品技术资料中的定时图进行对比，检验硬件正确运行 测量与硬件定时有关的特点

15、，包括争用条件、传播延迟、存在或不存在脉冲分析毛刺列表显示以用户可以选择的字母数字形式提供状态信息。列表中的数据值来自整个总线中捕获的 样点，可以用十六进制或其它格式表示。想象一下，穿过总线上所有波形取一个竖“片”，如图 5所示。穿过4位总线的片代表着一个样点，这个样点存储在实时采集内存中。如图5所示，阴影片中的数字是逻辑分析仪将显示的数字，一般采取十六进制形式。列表显示的目的是显示SUT的状态，让用户看到SUT看到的一模一样的信息。D30021D1Do_nLTLlIncremenlState =0111 binary = 7 hexadecimal图5.在外部时钟信号启用采集时，状态采集捕获

16、总线上的一“片”数据 状态数据以多种格式显示。实时指令轨迹反汇编每个总线事务，确定通过总线具体读取哪些指 令。它在逻辑分析仪显示画面上放置相应的指令助记符及相关地址。另一个显示画面-源代码调试画面，把源代码与指令轨迹历史关联起来，提高调试工作效率。它 可以即时查看指令执行时实际进行的操作。源代码显示画面可以与实时指令轨迹关联起来。在处理器特定支持套件的帮助下，状态分析数据可以以助记符方式显示。这可以更简便地调试SUT中的软件问题。在配备这些知识后，您可以进入低级状态显示 （如十六进制显示），或进入定 时图显示，追踪错误根源。自动测量可以在逻辑分析仪采集数据上执行完善的测量。有多种示波器类测量可

17、供选择，包括频 率、周期、脉宽、占空比和边沿数。自动测量功能在非常大的样点总量上迅速提供测量结果，获 得快速全面的数据。下面两个实例说明了可以怎样使用逻辑分析仪，解决常见的测量问题捕获建立时间和保持时间违规 建立时间是指在时钟边沿位移到器件之前输入数据必须有效、稳定的最短时间。保持时间是指在 时钟边沿发生后数据必须有效、稳定的最短时间。数字器件制造商规定了建立时间和保持时间参 数，工程师必须特别注意，确保设计不会违反规范。但当今容限越来越紧张，业内正广泛使用更 快的部件来实现更高的吞吐量，使得建立时间和保持时间违规越来越常见。近年来，建立时间和保持时间要求都已经缩小到大多数传统通用逻辑分析仪难

18、以检测和捕获事件 的水平。唯一真正的解决方式是纳秒级采样分辨率的逻辑分析仪。下面的实例使用同步采集模式，依赖外部时钟信号驱动采样。不管是哪种模式，逻辑分析仪都能 够在触发点周围提供一个以高分辨率采样数据的缓冲器。在这种情况下，DUT是一个拥有单一输出的“D触发装置，但这个实例也适用于拥有数百条输出的器件。在这个实例中，DUT本身提供外部时钟信号，控制同步采集。可以使用逻辑分析仪的拖放式触发 功能，创建建立时间和保持时间触发。这种模式可以定义建立时间和保持时间违规参数，如图6所示。设置窗口中还有其它子菜单，提炼信号定义的其它方面，包括逻辑条件及正向项或负向 项。* fiMIfl* WAH图6.可

19、以定义建立时间和保持时间违规事件参数，创建触发在测试运行时，逻辑分析仪实际评估时钟的每个上升沿，确定建立时间或保持时间违规。它监测 数百万个事件，只捕获未能满足建立时间或保持时间要求的事件。得到的显示画面如图7所示。这里的建立时间是2.375 ns,远低于10 ns的规定极限。Fl LA 比 dW 叩&阻¥8|z¥ “1 ao -弘亠Machv 恵出 L> I Q W>| "I Swffc|4EuJKv«u Dg图7.得到的画面，显示建立时间和保持时间违规信号完整性直观地观测和测量信号是发现信号完整性相关问题的唯一途径。在极大程度上，

20、信号完整性测量 都使用几乎任何电气工程实验室中工程师同样熟悉的仪器执行。这些仪器包括逻辑分析仪和示波 器，以及基本工具箱中配备的探头和应用软件。此外，可以使用信号源提供失真信号，对新器件 和系统执行压力测试和评估。在调试数字信号完整性问题时，特别是在拥有大量总线、输入和输出的复杂系统中，逻辑分析仪 是第一条防线。它提供了高通道数、深内存及高级触发，从许多测试点中采集数字信息，然后以 相干方式显示信息。由于它是一台数字仪器，逻辑分析仪检测其正在监测的信号上的门限交点， 然后显示逻辑IC看到的逻辑信号。得到的定时波形清楚、可以理解，并可以方便地与预计数据对比，确认事情正常运行。这些定时 波形通常是

21、搜索损害信号完整性的信号问题的起点。在反汇编程序和处理器配套软件的帮助下， 可以进一步理解这些结果，逻辑分析仪可以把实时软件轨迹（与源代码相关）与低级硬件活动关联 起来，如图8所示。Ti*(tfr ite qwv i inl 細齐性*才亞止】4trLb«屮in IrtpL£i：團利# lli*±bl.F 曲'_ ikBFrtriltt* /l#M - Fl S *LF*AT Im*i计.Tti性 *F 两 num 苗砖灯3 丹矶血(nilI |iwifeitAt-b in.|wititkb«. nttiir-Moi1尸产戸产尸a4-x!L I I

22、Q妬 4>U*IlW.EL4w -4MU* 0*mn-Kutthfl I ：11图8.这个逻辑分析仪画面显示与源代码相关的定时波形和实时软件轨迹。但是，并不是每台逻辑分析仪都适合在当今极高 （及日益提高的）数字数据速率下执行信号完整性 分析。表1提供了某些规范指引，在选择逻辑分析仪进行高级信号完整性调试时应考虑这些指 引。如果我们把所有重点放在采样率和内存容量上，那么很容易就会忽略了逻辑分析仪中的触发 功能。而触发通常是找到问题的最快捷方式。毕竟，如果逻辑分析仪触发了一个错误，那么证明 错误已经发生。当前大多数逻辑分析仪包括触发功能，可以检测某些损害信号完整性的事件，如 毛刺及建立时间和保持时间违规等事件。这些触发条件可以一次应用到数百条通道中，这是逻辑 分析仪独一无二的优势。逻辑分析仪功能推荐信号完整性