Verilog第四讲 逻辑验证与Testbench编写(P)_图文

1、 河海大学常州校区 河海大学常州校区 Verilog 中级篇 31/ 43 Verilog 中级篇 31/ 43 河海大学常州校区 河海大学常州校区 Verilog 中级篇 32/ 43 Verilog 中级篇 32/ 43 module Testbench ; /时钟激励产生 initial begin end /复位激励产生 initial begin end /测试平台顶层 河海大学常州校区 河海大学常州校区 Verilog 中级篇 33/ 43 Verilog 中级篇 33/ 43 河海大学常州校区 河海大学常州校区 Verilog 中级篇 34/ 43 Verilog 中级篇 34/

2、 43 initial begin end MPI u_MPI( .Clock .Rst_n .Mpi_data .Mpi_addr .Mpi_cs_n .Mpi_rw ; endmodule /各种测试用例 /设计模块实例 (Clock, (Rst_n, (Mpi_data, (Mpi_addr, (Mpi_cs_n, (Mpi_rw 河海大学常州校区 河海大学常州校区 Verilog 中级篇 35/ 43 Verilog 中级篇 35/ 43 河海大学常州校区 河海大学常州校区 Verilog 中级篇 36/ 43 Verilog 中级篇 36/ 43 编写Testbench时需注意的问题

3、 编写Testbench时需注意的问题 Testbench不是硬件 Testbench不是硬件 使用行为级描述方式描述Testbench 使用行为级描述方式描述Testbench 设计高效的Testbench 设计高效的Testbench 避免使用无限循环 使用逻辑模块划分激励 避免不必要的输出显示 掌握程式化的仿真结构描述方法 6 河海大学常州校区 河海大学常州校区 Verilog 中级篇 37/ 43 Verilog 中级篇 37/ 43 河海大学常州校区 河海大学常州校区 Verilog 中级篇 38/ 43 Verilog 中级篇 38/ 43 假设已知设计模块为MPI，接口定义如下:

4、 timescale lns/100ps module MPI(Clock,Rst_n,Mpi_data,Mpi_addr,Mpi_cs_ n,Mpi_rw; input Clock; input Rst_n; inout 7:0 Mpi_data; input 5:0 Mpi_addr; input Mpi_cs_n; / Chip Select input Mpi_rw; / 1:read; 0:write endmodule 河海大学常州校区 河海大学常州校区 Verilog 中级篇 39/ 43 Verilog 中级篇 39/ 43 河海大学常州校区 河海大学常州校区 Verilog

5、中级篇 40/ 43 Verilog 中级篇 40/ 43 测试方法： module NorTestBench; /testbench 顶层模块 /时钟激励产生 initial begin Clock = 0; Forever # (FAST_PERIOD/2 Clock = Clock; end /复位激励产生 initial begin Rst_n = 1; # FAST_PERIOD Rst_n = 0; # (5*FAST_PERIOD Rst_n = 1; end /输出三态buffer，用于和MPI接口的数据总线相连 assign Mpi_data = (Mpi_oe?Data_o

6、ut:8bz; 河海大学常州校区 河海大学常州校区 Verilog 中级篇 41/ 43 Verilog 中级篇 41/ 43 河海大学常州校区 河海大学常州校区 Verilog 中级篇 42/ 43 Verilog 中级篇 42/ 43 /仿真向量产生 initial begin:ACCESS /根据前面介绍的方法产生读写序列 for (i=6b101111;i=0;i=i-1 /遍历470地址 begin Mpi_addr = i ; /用$random系统函数产生写入的数据 Data_out = $random %256; /数据范围0255 /打印出写入的地址数据信息 $display

7、 (“Addr:%b-DataWrite:%d”,Mpi_addr,Data_out; /打印出读出的地址数据信息 $display (“Addr:%b-DataRead:%d”,Mpi_addr,Data_in; $stop; /仿真停止 end $stop; end /设计模块实例 MPI u_MPI( .Clock (Clock, .Rst_n (Rst_n, .Mpi_data (Mpi_data, .Mpi_addr (Mpi_addr, .Mpi_cs_n (Mpi_cs_n, .Mpi_rw (Mpi_rw ; endmodule /寄存器型变量 /寄存器型变量 /tri型变量 /寄存器型变量 /寄存器型变量 /寄存器型变量 7 河海大学常州校区 河海大学常州校区 Verilog 中级篇 43/ 43 Verilog 中级篇 43/ 43 测试说明： 在Te