GPMC模块设计报告(共10页)

1、精选优质文档-倾情为你奉上设计者 燕山大学 辛梦颖1. GPMC接口设计文档1.1.1. 功能描述该模块的主要功能：1) FPGA作为从设备,实现DM3730通过GPMC总线对FPGA的单次读字功能。2) FPGA作为从设备,实现DM3730通过GPMC总线对FPGA的单次写字功能。1.1.2. 设计描述根据项目设计需求, 只需要以下一个模块，该模块具体结构内容如图1:GPMC模块图1 GPMC模块为了配合读写操作，FPGA的连接的有效片选管脚为GPMC_NCS(7)，在该模块内部设有两个读寄存器，两个写寄存器，各个寄存器地址如表1读写寄存器地址：表1 读写寄存器地址各个信号的产生过程如下：1

2、. 由于采用监控Wait信号工作方式，此时WAIT信号被从设备用来调节RDACCESSTIME和WRACCESSTIME。WAIT的有效电平可通过内部编程确定。WAIT电平有效时表示总线数据无效，WAIT信号无效时表示总线数据有效。RDACCESSTIME和WRACCESSTIME的真是值为RDACCESSTIME（WRACCESSTIME）和有效WAIT信号的逻辑与。由于GPMC至少需要两个GPMC内部时钟来同步WAIT信号，因此RDACCESSTIME和WRACCESSTIME的值应设置为WAIT无效时刻加上至少两个周期的GPMC内部时钟周期。2. 地址信号处理。当片选信号GPMC_NCS

3、(7)=0并且GPMC_NADV=0时，从地址总线上取下地址信息并进行存储。3. 读总线过程，在CpSv_IODir_i=1的条件下，当PrSl_NOEDly2_s=0时在数据总线上给出相应地址寄存器中的数据，当PrSl_NOEDly1_s=1同时PrSl_NOEDly2_s=0时撤销数据，将数据总线设为高阻态。（PrSl_NOEDly1_s由CpSl_NOE_iN延迟一拍得到, PrSl_NOEDly2_s由CpSl_NOE_iN延迟两拍得到,）4. 写总线过程，在CpSv_IODir_i=0的条件下，当CpSl_NWDly2E_iN=0时，将数据总线上的数据取下来写到相应地址的寄存器中。(

4、PrSl_NOEDly2_s由CpSl_NOE_iN延迟两拍得到,)5. 在总线读写过程中，CpSl_NBE0Cle_iN=0，则低八位总线数据读写有效，CpSl_NBE1_iN=0，则高八位总线数据读写有效。1.1.3. 端口描述GPMC模块信号列表Port NameI/ODescription时钟/复位信号CpSl_Clk100M_iI时钟,100M50MCpSl_Rst_iNI复位信号，低有效输入信号CpSl_NBE0Cle_iNI低字节使能有效,同时读写命令有效.即当GPMA_NBE0_CLE=0时, GPMC_D15:8使能有效.CpSl_NBE1_iNI高位字节使能有效.即当GPM

5、C_NBE1=0时, GPMC_D7:0使能有效CpSl_NADV_iNI主设备输出地址有效或到达CpSl_NOE_iNI输出使能有效（相当于读有效）CpSl_IODir_iIGPMC主设备输入输出方向控制. GPMC_IO_DIR=0,主设备输出; GPMC_IO_DIR=1,主设备输入CpSl_NWE_iNI写有效CpSv _NCS_iN3:0I片选信号,低电平有效.在此设计中,FPGA所对应的片选比特为GPMC_NCS(0).即当GPMC_NCS(0)=0时,FPGA被选中CpSv_A_i10:1I10位地址信号输出信号CpSl_Wait_oO由从设备FPGA发出。总线可通过内部配置选择

6、是否“理睬”该信号。在该信号有用的情况下，从设备可利用该信号调节读写周期的长短。输入输出复用信号CpSv_Data_io31:0O/I16位双向读写复用数据总线1.1.4. 时序描述在地址，数据不复用单次读写一个字的工作模式下所需配置如表2 工作相关模式配置图2,工作相关模式配置时序所需配置表3时序参数相关配置:图3.时序参数相关配置1） FPGA作为从设备，单次读字时序。 图2, FPGA单次读时序2) FPGA作为从设备，单次写字时序.图3,单次写时序1.1.5. 项目tb文件仿真过程1. 产生复位信号（低电平有效），10ns之后一直保持高电平.2. 产生100M时钟信号，时钟周期为10n

7、s.3. 产生片选信号。GPMC_NCS030ns, CpSv_NCS_iN=”; 30200ns, CpSv_NCS_iN=”;（属于第一次写过程） 200230ns, CpSv_NCS_iN=”;230400ns, CpSv_NCS_iN=”;（属于第二次写过程）400430ns, CpSv_NCS_iN=”;430600ns, CpSv_NCS_iN=”;（属于第一次读过程）600630ns, CpSv_NCS_iN=”;630800ns, CpSv_NCS_iN=”;（属于第二次读过程）800， CpSv_NCS_iN=”;4. 产生地址信号。GPMC_A020ns, CpSv_A_i

8、=(others=z); 20220ns, CpSv_A_i=0x00&”00”;（写寄存器1） 220420ns, CpSv_A_i=0x00&”10”;（写寄存器2） 420620ns, CpSv_A_i=0x00&”00”;（读寄存器1） 620820ns, CpSv_A_i=0x00&”10”;（读寄存器2） 820, CpSv_A_i=(others=z);5. 产生低字节有效信号。GPMC_NBE0_CLE（低电平有效） 020ns, CpSl_NBE0Cle_iN=1; 20200ns, CpSl_NBE0Cle_iN=0;（写寄存器1） 200220ns, CpSl_NBE0C

9、le_iN=1; 220400ns, CpSl_NBE0Cle_iN=0;（写寄存器2） 400420ns, CpSl_NBE0Cle_iN=1; 420610ns, CpSl_NBE0Cle_iN=0;（读寄存器1） 610620ns, CpSl_NBE0Cle_iN=1; 620810ns, CpSl_NBE0Cle_iN=0;（读寄存器2） 810, CpSl_NBE0Cle_iN=1;6. 产生高字节有效信号。GPMC_NBE1（低电平有效）020ns, CpSl_NBE1_iN=1; 20200ns, CpSl_NBE1_iN=0;（写寄存器1） 200220ns, CpSl_NBE

10、1_iN=1; 220400ns, CpSl_NBE1_iN=0;（写寄存器2） 400420ns, CpSl_NBE1_iN=1; 420610ns, CpSl_NBE1_iN=0;（读寄存器1） 610620ns, CpSl_NBE1_iN=1; 620810ns, CpSl_NBE1_iN=0;（读寄存器2） 810, CpSl_NBE1_iN=1;7. 产生地址有效信号。GPMC_NADV_ALE（低电平有效） 040ns, CpSl_NADV_iN=1; 4080ns, CpSl_NADV_iN=0;（写寄存器1） 80200ns, CpSl_NADV_iN=1; 200220ns,

11、 CpSl_NADV_iN=0; 220240ns, CpSl_NADV_iN=1; 240280ns, CpSl_NADV_iN=0;（写寄存器2） 280400ns, CpSl_NADV_iN=1; 400420ns, CpSl_NADV_iN=0; 420440ns, CpSl_NADV_iN=1; 440480ns, CpSl_NADV_iN=0;（读寄存器1） 480610ns, CpSl_NADV_iN=1; 610620ns, CpSl_NADV_iN=0; 620640ns, CpSl_NADV_iN=1; 640680ns, CpSl_NADV_iN=0;（读寄存器2） 68

12、0810ns, CpSl_NADV_iN=1; 810, CpSl_NADV_iN=0; 8. 产生写有效信号。GPMC_NEW（低电平有效） 0120ns, CpSl_NWE_iN=1; 120180ns, CpSl_NWE_iN=0;（写寄存器1） 180320ns, CpSl_NWE_iN=1; 320380ns, CpSl_NWE_iN=0;（写寄存器2） 380, CpSl_NWE_iN=1;9. 产生输出有效信号（对总线来说）GPMC_NOE（低电平有效） 0520ns, CpSl_NOE_iN=1; 520580ns, CpSl_NOE_iN=0;（读寄存器1） 580620ns

13、, CpSl_NOE_iN=1; 620680ns, CpSl_NOE_iN=0;（读寄存器2） 680, CpSl_NOE_iN=1;10. 产生数据信。GPMC_D 020ns, CpSv_Data_io z); 20220ns, CpSv_Data_io = 0x0f0f;（写寄存器1） 220420ns, CpSv_Data_io = 0xf0f0;（写寄存器2）11. 产生方向控制信号。GPMC_IO_DIR 0520ns, CpSv_IODir_i=0;（包括两次写过程） 520610ns, CpSv_IODir_i=1;（读寄存器1） 610720ns, CpSv_IODir_i