基于FPGA的数字电子时钟设计说明

1、 / 31目目 录录第一章 绪论 11.1 选题背景 21.1.1 课题相关技术的发展 21.1.2 课题研究的必要性 21.2 课题研究的容 3第二章 FPGA 简介 42.1 FPGA 概述 42.2 FPGA 基本结构 42.3 FPGA 系统设计流程 62.4 FPGA 开发编程原理 82.5 QUARTUSII 设计平台 82.5.1 软件开发环境与基本流程 82.5.2 具体设计流程 10第三章 数字钟总体设计方案 133.1 数字钟的构成 133.2 数字钟的工作原理 133.3 数字钟硬件电路设计 13第四章 单元电路设计 164.1 分频模块电路设计 164.2 校时控制模块

2、电路设计 174.2.1 按键消抖 174.2.2 按键控制模块 184.3 计数模块 214.4 译码显示模块 274.5 译码显示强制转换模块 294.6 整点报时模块 29结果与展望 31结果 31展望 31主要参考文献 33 / 31第一章绪论第一章绪论现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronic design automatic, EDA）技术。本设计采用的VH

3、DL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器；而FPGA是特殊的ASIC芯片，与其它的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以与可实时在线检测等优点。在控制系统中，键盘是常用的人机交换接口，当所设置的功能键或数字键按下的时候，系统应该完成该键所对应的功能。因此，按键信息输入是与软件结构密切相关的过程。根据键盘结构的

4、不同，采用不同的编码方法，但无论有无编码以与采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。1钟表的数字化给人们生产生活带来了极大的方便，而且大扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些都是以钟表数字化为基础的。因此研究数字钟以与扩大其应用有着非常现实的意义。 / 311.11.1 选题背景选题背景本节将从 FPGA 嵌入式应用开发技术与数字钟技术发展的客观实际出发，通过对该技术发展状况的了解与课题本身的需要，指出研究基于 FPGA 的芯片系统与设计数字钟的设计与实现的必要性。1.1.11

5、.1.1 课题相关技术的发展课题相关技术的发展当今电子产品正向功能多元化,体积最小化,功耗最低化的方向发展。它与传统的电子产品在设计上的显着区别是大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低，同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。EDA 技术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。美国 ALTERA 公司的可编程逻辑器件采用全新的结构和先进的技术，加上Quartus 开发环境，使得其更具有高性能，开发周期短等特点，十分方便进行电子产品的开发和设计。2EDA 技术以大规模可编程逻辑器件为设计载体，以硬件描

6、述语言为系统逻辑描述主要表达方式，以计算机和大规模可编程逻辑器件的开发软件与实验开发系统为设计工具，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。本设计是利用 VHDL 硬件描述语言结合可编程逻辑器件进行的，并通过数码管静态显示走时结果。数字钟可以由各种技术实现，如单片机等。利用可编程逻辑器件具有其它方式没有的特点，它具有易学、方便、新颖、有趣、直观，设计与实验成功率高、理论与实践结合紧密、积小、量大、/O 口丰富、编程和加密等特点，并且它还具有开放的界面、丰富的设计库、模块化的工具以与LP

7、M 定制等优良性能，应用非常方便。因此，本设计采用可编程逻辑器件实现。1.1.21.1.2 课题研究的必要性课题研究的必要性现在是一个知识爆炸的新时代。新产品、新技术层出不穷，电子技术的发展更是日新月异。可以毫不夸的说，电子技术的应用无处不在，电子技术正在不断地改变着我们的生活，改变着我们的世界。在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失，因此我们需要一个定时系 / 31统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便。近些年，随着科技的发展和社会的进步，人们对数字钟的要求也越来越高，传统的

8、时钟已不能满足人们的需求，多功能数字钟不管在性能还是在样式上都发生了质的变化，有电子闹钟、数字闹钟等等。1.21.2 课题研究的容课题研究的容本设计主要研究基于 FPGA 的数字钟，要求时间以 24 小时为一个周期，显示时、分。具有校时以与整点报时功能，可以对时、分进行单独校对，使其校正到标准时间。校对时间由 15 矩形键盘进行控制，为了保证计时的稳定与准确须由晶体振荡器提供时间基准信号。 / 31第二章第二章 FPGAFPGA 简介简介2.12.1 FPGAFPGA 概述概述FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称，与之相应的CPLD是复

9、杂可编程逻辑器件（Complex Programmable Logic Device）的简称，两者的功能基本一样，只是实现原理略有不同，有时可以忽略这两者的区别，统称为可编程逻辑器件或CPLD/PGFA。CPLD/PGFA几乎能完成任何数字器件的功能，上至高性能CPU，下至简单的74电路。它如同一白纸或是一堆积木，工程师可以通过传统的原理图输入或硬件描述语言自由的设计一个数字系统。通过软件仿真可以事先验证设计的正确性，在PCB完成以后，利用CPLD/FPGA的在线修改功能，随时修改设计而不必改动硬件电路。使用CPLD/FPGA开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性

10、。这些优点使得CPLD/FPGA技术在20世纪90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言HDL的进步。32.22.2 FPGAFPGA 基本结构基本结构FPGA具有掩膜可编程门阵列的通用结构，它由逻辑功能块排成阵列，并由可编程的互连资源连接这些逻辑功能块来实现不同的设计。FPGA一般由3种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。这3种可编程电路是：可编程逻辑模块（CLB-Configurable Logic Block）、输入/输出模块（IOB-I/O Block）和互连资源（IRInterconnect Resource）。可编程逻辑模块CLB是实

11、现逻辑功能的基本单元，它们通常规则的排列成一个阵列，散布于整个芯片；可编程输入/输出模块（IOB）主要完成芯片上的逻辑与外部封装脚的接口，它通常排列在芯片的四周；可编程互连资源包括各种长度的连接线段和一些可编程连接开关，它们将各个CLB之间或CLB、IOB之间以与IOB之间连接起来，构成特定功能的电路。41.CLB是FPGA的主要组成部分。图2.1是CLB基本结构框图，它主要由逻辑函数发生器、触发器、数据选择器等电路组成。CLB中3个逻辑函数发生器分别是G、F和H，相应的输出是G 、F和H 。G有4个输入变量G1、G2、G3和G4；F也有4个输入变量F1、F2、F3和F4。这两个函数发生器是完

12、全独立的，均可以实现4输入变量的任意组合逻辑函数。逻辑函数发生器H有3个输入信号；前两个是函数发生器的输出G和F ，而另一个输入信号是来自信号变换电路的输出H1。这个函数发生器能实现3输入变量的各种组合函数。这3个函数发生器结合起来， / 31可实现多达9变量的逻辑函数。CLB中有许多不同规格的数据选择器（四选一、二选一等），通过对CLB部数据选择器的编程，逻辑函数发生器G、F和H的输出可以连接到CLB输出端X或Y，并用来选择触发器的激励输入信号、时钟有效边沿、时钟使能信号以与输出信号。这些数据选择器的地址控制信号均由编程信息提供，从而实现所需的电路结构。CLB中的逻辑函数发生器F和G均为查找

13、表结构，其工作原理类似于ROM。F和G的输入等效于ROM的地址码，通过查找ROM中的地址表可以得到相应的组合逻辑函数输出。另外，逻辑函数发生器F和G还可以作为器件高速RAM或小的可读写存储器使用，它由信号变换电路控制。2.输入/输出模块IOB。IOB提供了器件引脚和部逻辑阵列之间的连接。它主要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成。每个IOB控制一个引脚，它们可被配置为输入、输出或双向I/O功能。当IOB控制的引脚被定义为输入时，通过该引脚的输入信号先送入输入缓冲器。缓冲器的输出分成两路：一路可以直接送到MUX，另一路延时几个纳秒（或者没有延时）后送到输入通路D触发器，再送

14、到数据选择器。通过编程给数据选择器不同的控制信息，确定送至CLB阵列的I1和I2是来自输入缓冲器，还是来自触发器。当IOB控制的引脚被定义为输出时，CLB阵列的输出信号OUT也可以有两条传输途径：一条是直接经MUX送至输出缓冲器，另一条是先存入输出通路D触发器，再送至输出缓冲器。IOB输出端配有两只MOS管，它们的栅极均可编程，使MOS管导通或截止，分别经上拉电阻接通VCC、地线或者不接通，用以改善输出波形和负载能力。3.可编程互连资源IR。可编程互连资源IR可以将FPGA部的CLB和CLB之间、CLB和IOB之间连接起来，构成各种具有复杂功能的系统。IR主要由许多金属线段构成，这些金属线段带

15、有可编程开关，通过自动布线实现各种电路的连接。可编程开关矩CLBCLBCLBCLBCLBBCLBCLBCLBCLB矩CLBCLBCLB块CLBCLBBCLBCLBCLBCLBCLBCLB / 31图2.1CLB基本结构2.32.3 FPGAFPGA 系统设计流程系统设计流程一般说来，一个比较大的完整的项目应该采用层次化的描述方法：分为几个较大的模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是自顶向下的设计方法。目前这种高层次的设计方法已被广泛采用。高层次设计只是定义系统的行为特征，可以不涉与实现工艺，因此还可以在厂家综合库的支持下，利用综合优化工具将高层次描述转换为针对某

16、种工艺优化的网络表，使工艺转化变得轻而易举。CPLD/FPGA系统设计的工作流程如图2.2所示。流程说明：1.工程师按照“自顶向下”的设计方法进行系统划分。2.输入VHDL代码，这是设计中最为普遍的输入方式。此外，还可以采用图形输入方式，这种输入方式具有直观、容易理解的优点。3.将以上的设计输入编译成标准的VHDL文件。4.进行代码级的功能仿真，主要是检验系统功能设计的正确性。这一步骤适用于大型设计，因为对于大型设计来说，在综合前对源代码仿真，就可以大大减少设计重复的次数和时间。一般情况下，这一仿真步骤可略去。5.利用综合器对VHDL源代码进行综合优化处理，生成门级描述的网络表文件，这是将高层

17、次描述转化为硬件电路的关键步骤。综合优化是针对ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成。6.利用产生的网络表文件进行适配前的时序仿真，仿真过程不涉与具体器件的硬件特性，是较为粗略的。一般的设计，也可略去这一步骤。7.利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映输入输出模块互连资源 / 31射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。8.在适配完成后，产生多项设计结果：a.适配报告，包括芯片部资源利用情况，设计的布尔方程描述情况等；b.适配后的仿真模型；c.器件编程文件。根据适配后的仿真模型，可以进行适配后时序仿真，

18、因为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确的预期未来芯片的实际性能。如果仿真结果达不到设计要求，就修改VHDL源代码或选择不同速度和品质的器件，直至满足设计要求。最后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片CPLD/FPGA中。5系统划分编译器代码级功能仿真综合器适配前时序仿真适配器CPLD/FPGA实现适配后仿真模型适配后时序仿真适配报告ASIC 实现VHDL 代码或图形方式输入仿真综合库器件编程文件图2.2 CPLD/FPGA系统设计流程2.42.4 FPGAFPGA 开发编程原理开发编程原理硬件设计需要根据各种性能指标、成本、开发周期等因素，

19、确定最佳的实现方案，画出系统框图，选择芯片，设计PCB并最终形成样机。 / 31CPLD/FPGA软件设计可分为两大块：编程语言和编程工具。编程语言主要有VHDL和Verilog两种硬件描述语言；编程工具主要是两大厂家Altera和Xilinx的集成综合EDA软件QuartusII以与第三方工具。具体的设计输入方式有以下几种：1.HDL语言方式。HDL既可以描述底层设计，也可以描述顶层的设计，但它不容易做到较高的工作速度和芯片利用率。用这种方式描述的项目最后所能达到的性能与设计人员的水平、经验以与综合软件有很大的关系。2.图形方式。可以分为电路原理图描述，状态机描述和波形描述3种形式。电路原理

20、图方式描述比较直观和高效，对综合软件的要求不高。一般大都使用成熟的IP核和中小规模集成电路所搭成的现成电路，整体放到一片可编程逻辑器件的部去，其硬件工作速度和芯片利用率很高，但是当项目很大时，该方法就显得有些繁琐；状态机描述主要用来设计基于状态机思想的时序电路。在图形的方式下定义好各个工作状态，然后在各个状态上输入转换条件以与相应的输入输出，最后生成HDL语言描述，送去综合软件综合到可编程逻辑器件的部。由于状态机到HDL语言有一种标准的对应描述方式，所以这种输入方式最后所能达到的工作速度和芯片利用率主要取决于综合软件；波形描述方式是基于真值表的一种图形输入方式，直接描述输入与输出的波形关系。2

21、.52.5 QuartusIIQuartusII 设计平台设计平台2.5.12.5.1 软件开发环境与基本流程软件开发环境与基本流程本设计所用软件主要是 QuartusII，在此对它做一些介绍。QuartusII 是 Altera 提供的 FPGA/CPLD 开发集成环境，Altera 是世界上最大的可编程逻辑器件供应商之一。QuartusII 提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。Altera 公司的 QuartusII 开发工具人机界面友好、易于使用、性能优良，并自带编译、仿真功能。QuartusII 软件完全支持 VHDL 设计流程，其部嵌有V

22、HDL 逻辑综合器。QuartusII 也可以利用第三方的综合工具，如 FPGA Compiler II，并能直接调用这些工具。同样，QuartusII 具备仿真功能，同时也支持第三方的仿真工具。此外，QuartusII 与 MATLAB 和 DSP Builder 结合，可以进行基于 FPGA 的 DSP 系统开发，是 DSP 硬件系统实现的关键 EDA 技术。QuartusII 包括模块化的编译器。编译器包括的功能模块有分析/综合器、适配器、装配器、时序分析器、设计辅助模块、EDA 网表文件生成器、编辑数 / 31据接口等。可以通过选择 Start Compilation 来运行所有的编译

23、器模块，也可以通过选择 Start 单独运行各个模块。在 Compiler Tool 窗口中，可以打开该模块的设置文件或报告文件，或者打开其它相关窗口。图 2.3 上排所示的是 QuartusII 编译设计主控界面，它显示了 QuartusII自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编、时序参数提取以与编程下载几个步骤。图 2.3 下排的流程框图是与上面的 QuartusII 设计流程相对照的标准的 EDA 开发流程。图形或HDL编辑Analysis & Synthesis(分析与综合)Filter(适配器)Assembler(编程文件汇编

24、)编辑器Timing Analyzer(时序分析器)设计输入综合或编译适配器件下载仿真图 2.3 QuartusII 设计流程在设计输入之后，QuartusII 的编译器将给出设计输入的错误报告。QuartusII 拥有性能良好的设计错误定位器，用于确定文本或图形设计中的错误。在进行编译后，可对设计进行时序仿真。在仿真前，需要利用波形编辑器编辑一个波形激励文件。编译和仿真检测无误后，便可将下载信息通过QuartusII 提供的编程器下载入目标器件中了。6QuartusII 图形用户界面的基本设计流程如下：1.使用 New Project Wizard（File 菜单）建立新工程并指定目标器件或

25、器件系列。2.使用 Text Editor（文本编辑器）建立 Verilog HDL、VHDL 或 Altera 硬件描述语言（AHDL）设计。可以使用 Block Editor（原理图编辑器）建立流程图或原理图。流程图中可以包含代表其它设计文件的符号；还可以使用MegaWizard Plug-In Manager 生成宏功能模块和 IP 核的自定义变量，在设计中将它们实例化。 / 313.（可选）使用 Assignment Editor、Settings 对话框（Assignments 菜单） 、Floorplan Editor 或 LogicLock 功能指定初始设计的约束条件。4.（可选

26、）使用 SOPC Builder 或 DSP Builder 建立系统级设计。5.（可选）使用 Software Builder 为 Excalibur 器件处理器或 Nios 嵌入式处理器建立软件和编程文件。6.使用 Analysis & Synthesis 对设计进行综合。7.（可选）使用仿真器对设计执行功能仿真。8.使用 Fitter 对设计执行布局布线。在对源代码进行少量更改之后，还可以使用增量布局布线。9.使用 Timing Analyzer 对设计进行时序分析。10.使用仿真器对设计进行时序仿真。 11.（可选）使用物理综合、时序底层布局图、LogicLock 功能、Set

27、tings对话框和 Assignment Editor 进行设计优化，实现时序关闭。12.使用 Assembler 为设计建立编程文件。 13.使用编程文件、Programmer 和 Altera 硬件编程器对器件进行编程；或将编程文件转换为其它文件格式以供嵌入式处理器等其它系统使用。14.（可选）使用 SignalTap II Logic Analyzer、SignalProbe 功能或Chip Editor 对设计进行调试。15.（可选）使用 Chip Editor、Resource Property Editor 和 Change Manager 进行工程更改管理。2.5.22.5.2

28、具体设计流程具体设计流程1.建立工作库文件夹和编辑设计文件首先建立工作库目录，以便存储工程项目设计文件。任何一项设计都是一项工程（Project） ，都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被 EDA 软件默认为工作库。一般来说，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。2.创建工程使用 New Project Wizard 可以为工程指定工作目录、分配工程名称以与指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以与目标器件系列和具体器件等。 / 313.编译前设置在对

29、工程进行编译处理前，必须做好必要的设置。步骤如下：a.选择 FPGA 目标芯片b.选择配置器件的工作方式c.选择配置器件和编程方式d.选择输出设置e.选择目标器件闲置引脚的状态4.全程编译QuartusII 编译器是由一系列处理模块构成的，这些模块负责对设计项目的检错、逻辑综合、结构综合、输出结果的编辑配置，以与时序分析。在这一过程中，将设计项目适配到 FPGA 目标器中，同时产生多种用途的输出文件。编译器首先检查出工程设计文件中可能的错误信息，供设计者排除。然后产生一个结构化的以网表文件表达的电路原理图文件。图 2.4 全编译后出现报错信息如果编译成功，可以见到如图 2.4 所示的工程管理窗

30、口左上角显示了工程 / 31（例如工程 div）的层次结构和其中结构模块耗用的逻辑宏单元数；在此栏下是编译处理流程，包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析等；最下栏是编译处理信息；中栏式编译报告项目选择菜单，单击其中各项可以详细了解编译与分析结果。5.时序仿真工程编译通过后，必须建立 VWF 文件对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。7第三章数字钟总体设计方案第三章数字钟总体设计方案3.13.1 数字钟的构成数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如时间）一致，故需要在电路上加一个校

31、时电路，同时标准的 1HZ 时间信号必须做到准确稳定，通常使用石英晶体振荡器电路构成数字钟。本设计总体框架见附图。3.23.2 数字钟的工作原理数字钟的工作原理振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“24翻1”规律计数。计数满后各计数器清零，重新计数。计数器的输出分别经译码器送数码管显示。计时出现误差时，可以用校时电路校时、校分。控制信号由15矩形键盘输入。时基电路可以由石英晶体振荡电路构成，假设晶振频率1MHz，经过6次十分频就可以得到秒脉冲信号。译码显示电路由八段译码

32、器完成。3.33.3 数字钟硬件电路设计数字钟硬件电路设计1.系统芯片的选取本系统拟采用 Altera 公司 Cyclone 系列的 EP1C3T144 芯片。选用该款芯片的原因是： Altera 公司的 Quartus II 开发环境非常友好、直观，为整个系统的开发提供了极大的方便； 该 FPGA 片逻辑资源、IO 端口数和 RAM 容量都足够用，并且价格相对来说比较便宜，速度快，可以满足要求，且有很大的升级空间。EP1C3T144 是 Altera 公司生产的 Cyclone I 代、基于 1.5V（核） ， / 313.3V（I/O） ，0.13um 和 SRAM 的 FPGA，容量为

33、2910 个 LE，拥有 13 个 M4KRAM（4K 位+奇偶校验）块；除此之外，还集成了许多复杂的功能，提供了全功能的锁相环（PLL） ，用于板级的时钟网络管理和专用 I/O 口，这些接口用于连接业界标准的外部存储器器件，具有成本低和使用方便的特点，具有以下特性： 新的可编程架构通过设计实现低成本； 嵌入式存储资源支持各种存储器应用和数字信号处理器（DSP） ； 采用新的串行置器件如 EPCS1 的低成本配置方案； 支持 LVTTL、LVCMOS、SSTL-2 以与 SSTL-3 I/O 标准； 支持 66MHZ，32 位 PCI 标准； 支持低速（311Mbps）LVDS I/O； 支持

34、串行总线和网络接口与各种通信协议； 使用 PLL 管理片和片外系统时序； 支持外部存储器，包括 DDR SDRAM（133MHZ） ，FCRAM 以与 SDR SDRAM； 支持多种 IP，包括 Altera 公司的 MegaCore 以与其合伙组织的 IP，支持最新推出的 Nios II 嵌入式处理器，具有超凡的性能、低成本和最完整的一套软件开发工具。7EP1C3T144 引脚图如图 3.1 所示。 / 31图 3.1 EP1C3T144 引脚图2.显示电路设计显示电路所选用 4 个数码管以静态显示驱动方式完成时、分显示。静态驱动是指每个数码管的每一个段码都由一个 I/O 端口进行驱动，其优

35、点是编程简单，显示亮度高，缺点是占用 I/O 端口多。显示电路原理图如图 3.2 所示。 / 31图 3.2 LED 静态驱动显示原理图第四章单元电路设计第四章单元电路设计4.14.1 分频模块电路设计分频模块电路设计晶体振荡器是构成数字式时钟的核心，振荡器的稳定度与频率的精度决定了数字钟计时的准确程度，它保证了时钟的走时准确与稳定。石英晶体的选频特性非常好，只有某一频率点的信号可以通过它，其它频率段的信号均会被它所衰减，而且，振荡信号的频率与振荡电路中的R、C组件的数值无关。因此这种振荡电路输出的是准确度极高的信号。然后再利用分频电路，将其输出信号转变为秒信号，其组成框图如图4.1。 / 3

36、1图 4.1 秒信号产生电路框图本系统使用的晶体振荡器电路给数字钟提供了一个频率稳定准确的 20MHZ的方波信号，其输出至分频电路。分频电路的逻辑框图如图 4.2 所示。图 4.2 分频电路模块经分频后输出 1HZ 的标准秒信号 oclk1s、500HZ 的按键消去抖信号。该模块的时序仿真图如图 4.3 所示，满足设计要求。图 4.3 分频模块仿真图4.24.2 校时控制模块电路设计校时控制模块电路设计4.2.14.2.1 按键消抖按键消抖本模块用于当有按键按下时，采用软件的办法去除按键抖动。模块的实现方法是先判断是否有按键按下，如有按键按下则延时一段时间，待抖动过去之后再读行线状态，如果仍有

37、低电平行线，则确定有按键按下，然后产生一个有按键按下的信号。该模块有一个时钟输入端口，输入时钟信号是分频出来的500HZ 的时钟；有一个输入端口与行线相连，用于输入行线状态；一个输出端石英晶体振荡电路分频电路秒信号 / 31口，用于输出有按键按下的信号。该模块的逻辑框图如图 4.4 所示。图 4.4 消抖逻辑框图该模块在这里实现的比较简单，原理是当有按键按下的时候，inkey 会变成低电平，如果此时 count 不为 30 时，部计数器计数，从 0 直到 30，当计数到 30 时，okey 输出底电平，同时给计数器赋值为 30。由于计数脉冲为500HZ，故从有按键按下到输入信号产生大概需要 6

38、0ms。而按键产生抖动的时间大约 2ms 到 10ms，所以一旦计数完成，抖动已经过去，不会发生重键现象了，这样就去除了抖动。该模块的仿真波形如图 4.5 所示。图 4.5 按键消抖模块波形仿真4.2.24.2.2 按键控制模块按键控制模块按键控制模块的框图如图 4.6 所示。 a b图 4.6 按键控制模块图 4.6 中 a 图是控制分的高位，低位以与小时的高位的模块，b 图是控制小时的低位的模块。inkey 是由消抖模块输出的有键按下的信号，这个信号引发按键控制模块部信号的变化。oaddr3.0作为输出信号，用于控制时间的调整。b 图中的 flag 是判断小时高位是 1 还是 2 的信号，

39、若为 1，则 flag 信号为低电平；若为 2，则 flag 信号为高电平。1.分低位按键控制核心程序如下：ENTITY addram ISPORT / 31（inkey : IN STD_LOGIC;oaddr : OUT STD_LOGIC_VECTOR（3 downto 0）;END addram;ARCHITECTURE addram_architecture OF addram ISsignal count:std_logic_vector（3 downto 0）;BEGINoaddr=count;k1:process（inkey）beginif rising_edge（inkey）

40、 thencount=count+1;if count=9 thencount=0000;end if;end if;end process k1;END addram_architecture;说明：每按键一次，即每当 inkey 的上升沿到来时，count 加一，当 count 等于9 的时候，作为分的低位，将 0 赋值于 count，在此过程中，随时将十进制数的count 的值的 8421 码作为 oaddr 的信号。对于分的高位，仅将程序中的 count=9 改成 count=5 即可；对于小时的高位，仅将程序中的 count=9 改成 count=2 即可。该模块的仿真波形如图 4.

41、7 所示。图 4.7 分低位按键控制模块波形仿真 / 312.小时低位按键控制核心程序如下：ENTITY addram3 ISPORT（inkey : IN STD_LOGIC;flag : IN STD_LOGIC;oaddr : OUT STD_LOGIC_VECTOR（3 downto 0）;END addram3;ARCHITECTURE addram3_architecture OF addram3 ISsignal count:std_logic_vector（3 downto 0）;BEGINoaddr=count;k1:process（inkey,flag）beginif ri

42、sing_edge（inkey） thenif flag=1 thenif count=3 thencount=0000;elsecount=count+1;end if;elsecount=count+1;if count=9 thencount=0000;end if;end if;end if;end process k1;END addram3_architecture;说明：当 flag 为高电平时，即小时高位为 2，小时低位只能在 0 到 3 之间变动； / 31当 flag 为低电平时，即小时高位为 1，小时低位可以在 0 到 9 之间变动。该模块的仿真波形如图 4.8 所示。图

43、 4.8 小时低位按键控制模块波形仿真4.34.3 计数模块计数模块1.秒计数模块该模块框图如图 4.9 所示。模块主要完成秒向分的进位，产生脉冲信号。图 4.9 秒模块逻辑框图核心程序如下：ENTITY second ISPORT（clk_1s : IN STD_LOGIC;os : OUT STD_LOGIC）;END second;ARCHITECTURE sec_architecture OF second ISBEGIN / 31k1:process（clk_1s）variable count:integer range 0 to 100:=0;beginif rising_edge

44、（clk_1s） thenif count=59 thenos=1;count:=0;elseos=0;count:=count+1;end if;end if;end process k1;该模块的仿真波形如图 4.10 所示。图 4.10 秒计数模块波形仿真2.分低位计数器该模块框图如图 4.11 所示。主要完成分低位向高位的进位，产生脉冲信号。图 4.11 分低位逻辑框图核心程序如下：ENTITY ml ISPORT（clk_1s : IN STD_LOGIC;iset : IN STD_LOGIC; / 31iset_addr : IN STD_LOGIC_VECTOR（3 DOWNT

45、O 0）;addr_1s : OUT STD_LOGIC_vector（3 downto 0）;os : OUT STD_LOGIC）;END ml;ARCHITECTURE ml_architecture OF ml ISBEGINk1:process（clk_1s,iset）variable count:integer range 0 to 10:=0;beginif iset=0 thencount:=CONV_INTEGER（iset_addr）;addr_1s=iset_addr;elsif rising_edge（clk_1s） thenif count=9 thenos=1;co

46、unt:=0;addr_1s=CONV_STD_LOGIC_VECTOR（count,4）;elseos=0;count:=count+1;addr_1s=CONV_STD_LOGIC_VECTOR（count,4）;end if;end if;end process k1;END ml_architecture;说明：对于分高位计数模块的程序，只需将上面程序中的 count=9 改成count=6 即可。3.小时低位计数模块该模块框图如图 4.12 所示。主要完成小时低位向高位的进位，产生脉冲信号，同时根据 flag 信号的不同判断出小时高位时 1 还是 2。图 4.12 小时低位计数模块组

47、件图 / 31核心程序如下：ENTITY hl ISPORT（clk_1s : IN STD_LOGIC;iset : IN STD_LOGIC;flag : IN STD_LOGIC;iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）;addr_1s : OUT STD_LOGIC_vector（3 downto 0）;os : OUT STD_LOGIC）;END hl;ARCHITECTURE hl_architecture OF hl ISBEGINk1:process（clk_1s,iset）variable count:integer range

48、 0 to 10:=0;beginif iset=0 thencount:=CONV_INTEGER（iset_addr）;addr_1s=iset_addr;elsif rising_edge（clk_1s） thenif flag=1 thenif count=3 thenos=1;count:=0;addr_1s=CONV_STD_LOGIC_VECTOR（count,4）;elseos=0;count:=count+1;addr_1s=CONV_STD_LOGIC_VECTOR（count,4）;end if;elseif count=9 then / 31os=1;count:=0;

49、addr_1s=CONV_STD_LOGIC_VECTOR（count,4）;elseos=0;count:=count+1;addr_1s=CONV_STD_LOGIC_VECTOR（count,4）;end if;end if;end if;end process k1;END hl_architecture;4.小时高位计数模块该模块框图如图 4.13 所示，主要完成小时高位 1 和 2 之间的变换，同时当小时高位为 2 时， flag 为高电平，当为 1 时，flag 为低电平。图 4.13 小时高位计数模块组件核心程序如下：ENTITY hh ISPORT（clk_1s : IN S

50、TD_LOGIC;iset : IN STD_LOGIC;iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）;addr_1s : OUT STD_LOGIC_vector（3 downto 0）;flag: OUT STD_LOGIC）;END hh;ARCHITECTURE hh_architecture OF hh ISBEGINk1:process（clk_1s,iset）variable count:integer range 0 to 2:=0;begin / 31if iset=0 thencount:=CONV_INTEGER（iset_add

51、r）;addr_1s=iset_addr;if count=2 thenflag=1;else flag=0;end if;elsif rising_edge（clk_1s） thenif count=2 thenflag=0;count:=0;addr_1s=CONV_STD_LOGIC_VECTOR（count,4）;elsif count=1 thenflag=1;count:=count+1;addr_1s=CONV_STD_LOGIC_VECTOR（count,4）;elseflag=0;count:=count+1;addr_1s=CONV_STD_LOGIC_VECTOR（cou

52、nt,4）;end if;end if;end process k1;END hh_architecture;4.44.4 译码显示模块译码显示模块该模块完成对计数器编码信息的译码工作，驱动数码管则显示相应的数字。模块组件如 4.14 所示。图 4.14 译码显示模块组件 / 31核心程序如下：ENTITY drive IS PORT （clk:in std_logic;addr : IN STD_LOGIC_vector（3 downto 0）; led : OUT STD_LOGIC_vector（7 downto 0）; END drive; ARCHITECTURE behave OF drive IS SIGNAL sel:STD_LOGIC_vector（3 downto 0）; BEGIN process（clk）begin selledledledledledledledledledledled=10111111; end case; end process; end behave;该模块的仿真波形如图 4.15 所示。 / 31图 4.15 译码显示波形仿真4.54.5 译码显示强制转换模块译码显示强制转换模