新EDA 实验指导书

1、第一部分 教学系统介绍一、硬件系统：（一）PC机：要求586或以上的IBM PC微机或兼容机，内存需64MB以上，硬盘需1G以上（二）ZYE1502D型实验箱1、 芯片下载板:Altera公司: EPM7128SLC8415下载板（数字部分）Altera公司: EPF10K10LC84-4下载板（数字部分）Lattice公司：ispLSI1032E-70LJ下载板（数字部分）Lattice公司：ispPAC10-01PI下载板（模拟部分）Lattice公司：ispPAC20-01JI下载板（模拟部分）Lattice公司：ispPAC80-01PI下载板（模拟部分）Xilinx公司： XC951

2、08-15PC84C下载板（数字部分） 注：本实验箱数字模块部分以Altera公司的EPF10K10LC84-4下载板为标准配置，本实验指导书的实验均以该下载板为基础书写。2、数码管显示：动态显示8位（M1-M8），静态显示4位(M5-M8)； 3、发光二极管输出：16位；4、输入位数（开关）：16位；5、输入位数（按键）：16位；6、时钟信号：由50MHz、12MHz、4.194304MHz晶振输出；7、喇叭一个； 8、配有RS232接口；9、配有VGA接口；10、 配有PS/2键盘接口； 11、16×16点阵； 12、配有并行A/D转换器ADC0809；并行D/A转换器DAC08

3、32；13、配有存贮器62256；14、配有单片机（AT89C51）15、配有一片管理芯片EPM7128；16、含有一块通用下载模块；17、含有8038低频信号源输出模块；二、配套软件：Max Plus II10.2版1、运行环境 Win95/98或NT4.0 6、全仿真/功能仿真 支持2、层次化设计 支持 7、逻辑综合 支持3、原理图输入 支持 8、硬件编程/下载 支持4、文本输入 支持 9、原理图设计宏库 基本库5、AHDL、VHDL输入 支持 10、支持芯片 CPLD/FPGA系列注：Max Plus II10.2版软件的安装请参看第二章中的具体介绍。isp DESIGNEXPERT 8

4、.4版:1、运行环境 Win95/98或NT4.0 6、全仿真/功能仿真 支持2、层次化设计 支持 7、逻辑综合 支持3、原理图输入 支持 8、硬件编程/下载 支持4、文本输入 支持 9、原理图设计宏库 基本库5、ABEL、VHDL输入 支持 10、支持芯片 CPLD/MACH系列注：ispDesignEXPERT8.4版软件的安装请参看光盘中的LATTICE安装说明.doc文件。FOUNDATION 3.1I版:1、运行环境 Win95/98或NT4.0 6、逻辑综合 支持2、层次化设计 支持 7、硬件编程/下载 支持3、原理图输入 支持 8、原理图设计宏库 基本库4、VHDL输入 不支持

5、9、支持芯片 CPLD/FPGA系列5、全仿真/功能仿真 支持 如果要进行VHDL、Verilog HDL语言设计需要到当地的Xilinx代理商处索要一个合法的license.dat文件。注：FOUNDATION 3.1I版软件的安装请参看光盘中的XILINX安装说明.doc文件。三、实验系统概述：CPLD/FPGA芯片及其设计技术，由于其体积小、容量大、I/O口丰富、可靠性高、功耗小、开发方便、价格低、风险小、周期短、节省物力，且芯片编程容易（在线可编程）等优点而被数字电路设计界广泛采用，现已成为设计界最流行的设计芯片之一。本实验系统针对数字电路的设计及CPLD/FPGA技术有一总体上的概念

6、。对于能力较高的同学，本系统极其丰富的功能单元和组成，搭接的灵活性，使他们能够做出超出大纲要求的具有复杂性和创造性的综合实验。同时该系统也是从事教学及科研的广大教师和电子工程师的理想开发工具。希望您能从中得到裨益，并提出宝贵的改进意见。四、CPLD设计过程框图：五、操作指南：1、开关、按键及指示灯KD1KD16、K1K16、KL1KL16：主板下方有16个按键K1K16；16个拨位开关KD1KD16；16个发光二极管KL1KL16。每一个纵列的一组开关、按键、发光二极管与下载板上CPLD/FPGA的一个I/O口对应相连。当与I/O口相对应的开关KDi作为输入使用时，开关拨向上，开关上方的发光二

7、极管亮，表示开关向该I/O口输入一个逻辑量为“1”的高电平，拨向下时，表示“0”。当需要用按键向I/O口输入一个短脉冲量时，首先需将开关拨向下方，按下键Ki后，发光二极管KLi亮，表示该按键Ki向对应I/O口输入了一个正脉冲。注：将拨码开关AS1的（3）、（4）档拨向上（ON）时，对应的开关按键的输入有效；将拨码开关AS1的（3）、（4）档拨向下（OFF）时，对应的开关按键的输入无效。2、发光二极管LED1LED16及交通灯模块：在下载板数码管的下方有16个发光二极管LED1LED16，它们分别与下载板上的16个I/O口相连。另外交通灯的L1L12和发光二极管LED1LED12共用一个I/O口

8、,因此在选择LED输出显示有效时,要使交通灯模块输出无效，此时LJ1的跳线接2,3脚。当要做交通灯实验时要将LED输出显示设置为无效，并且LJ1的跳线接1，2脚。注：将拨码开关AS1的（2）档拨向上（ON）时，对应的LED有效；将拨码开关AS1的（2）档拨向下（OFF）时，对应的LED无效。3、静态显示数码管SM5SM8：主板的正上方配有8只数码管其中SM5SM8为静态显示，即每只数码管通过管理芯片EPM7128内部的译码器间接与下载板四个I/O口相连。这四个IO口输出BCD码。4、动态显示数码管SM1SM8：为增加数码管显示位数，使用了动态扫描电路方式，将静态显示中的数码管SM7、SM8对应

9、的8个I/O口用于动态显示数码管的8个段，a、b、c、d、e、f、g、dp（小数点），将静态显示的数码管M5、M6对应的8个I/O口用于连接动态显示数码管的共阴端作位控扫描，如图1。 图1 动态扫描显示数码管连接图注：将拨码开关AS1的（1）档拨向上（ON）时，数码管动态显示；将拨码开关AS1的（1）档拨向下（OFF）时，数码管静态显示。在不使用数码管时，一律将AS1的（1）拨向上。5、时钟信号：主板上配有非常丰富的时钟信号，为实验提供了极大的方便。在主板的左侧共有两组“时钟信号”。（1） GCK1：第一组信号源为TP1TP3，与下载板的GCK1相连通，频率有从低频到高频的全部24个信号源。（

10、2） GCK2：第二组信号源为TP4TP6，与下载板的GCK2相连通，频率有从低频到高频的全部24个信号源。注意：信号源的具体频率值可以参看主板上的丝印标识。6、扬声器：主板上配有喇叭一个，位于主板的中央，与下载板上的I/O50端相连。当向喇叭输入一个200Hz2KHz的方波时，喇叭根据不同频率发出音响。7、A/D转换器ADC0809：主板配有并行A/D模数转换器ADC0809，可完成数据采集等实验课题。ADC0809为学习并行A/D模数转换器提供了实践环境。当使用ADC0809时，需将拨码开关AS1的（6）档、JS1的（6）（7）档拨向上，模拟输入信号可通过AIN0端口送入ADC0809的信

11、号输入端，也可通过电位器JW1获得模拟量信号。当不使用ADC0809时需将AS1的（6）档、JS1的（6）（7）档拨向下，并且JS1的（5）档拨向上。8、D/A转换器DAC0832：主板上配有D/A数模转换器DAC0832。可完成波形发生器等实验课题。DAC0832为学习并行D/A数模转换器提供了良好的实践环境。当使用DAC0832时，需将拨码开关JS1的（1）（5）（8）档拨向上；当不使用DAC0832时需将拨码开关JS1的（1）（5）（8）档拨向下。9、RS-232串行接口主板上有一个RS-232串行接口电路MAX232转换部分，该电路把下载板上的CPLD/FPGA的TTL电平转换成RS-

12、232电平，并且通过主板上RS232插座与其它设备通讯接口相连。10、VGA接口：主板上配有VGA接口，可用于做彩条信号发生器、方格信号发生器以及图像显示的高难度实验，VGA与下载板的连接关系如图2所示。VGA接口的1、2、3号引脚分别为红、绿、蓝三色信号端。13、14号引脚为场扫和行扫信号端。图2 下载板与VGA接口连接关系图11、PS/2接口：主板上配有PS/2鼠标键盘接口，可用于做接收键盘数据的高难度实验，PS/2与下载板的连接关系如图3所示。图3 下载板与PS/2接口连接关系图12、单片机（89C51）与FPGA/CPLD的连接：当单片机与FPGA/CPLD相连进行数据传送时，需将拨码

13、开关AS1的（5）档向上拨动（ON），不用时将AS1的（5）档向下拨动（OFF）。单片机的P0口与FPGA/CPLD的I/O40I/O47相连；单片机的P1口与FPGA/CPLD的I/O32I/O39相连；单片机的P2口与FPGA/CPLD的I/O16I/O23相连。13、RAM(62256)与FPGA/CPLD的连接：当RAM62256有效时，需将拨码开关AS1的（7）档向上拨动（ON），不用时将AS1的（7）档向下拨动（OFF）。14、管理芯片（F7128）：为增加该实验开发系统功能，本实验箱增加了一片管理芯片EPM7128SLC84，它代替了实验板上的部分硬件电路，并控制部分通信口的通信

14、和功能转换，所以在使用该设备时，严禁将该芯片拔下或改动芯片内部的程序，防止使整个实验系统无法正常工作。15、通用下载模块：该模块为CPLD/FPGA器件的通用下载电路模块，可以对ALTERA、LATTICE、XILINX的公司绝大多数不同芯核电压的CPLD/FPGA器件进行在系统编程和配置。PLD公司ALTERALATTICEXILINX编程座引脚CPLDFPGAISPLSICPLDFPGATCK（1）TCKTCKSCLKTCKCCLKTDO（3）TDOTDOMODETDODONETMS（5）TMSTMSISPENTMS/PROGRAMnSTA（7）NCnSTATUSSDONCNCTDI(9)

15、TDITDISDITDITDISEL0GNDGNDGNDVCCVCCSEL1GNDGNDVCCGNDGND在实验板上有两个接口Byteblaster、ByteblasterMV。其中Byteblaster仅适用于5V工作电压的FPGA和CPLD；对于低电压的FPGA/CPLD的下载和配置必须连接另一个接口座ByteblasterMV。16、点阵模块：在本实验箱中还提供了16×16点阵模块，其工作原理参考实验十七。17、AS1、JS1的作用及模式的使用：在主板上有一个功能切换部分，AS1、JS1为拨码开关，主板把相关的输入输出器件分成若干组。是否与下载板的对应I/O口相连靠连接AS1、

16、JS1的拨码而定。由于下载板上的CPLD/FPGA的I/O口大部分是分时复用，为避免相互干扰，靠AS1、JS1拨码切换。AS1控制功能列表如下：编号名 称作 用1SM置ON为动态（SM1-SM8），OFF为静态(SM5-SM8)2L1-L16置ON/OFF LED1-LED16有效/无效3S1-S8置ON/OFF K1-K8有效/无效4S9-S16置ON/OFF K9-K16有效/无效5MCU置ON/OFF AT89C51有效/无效6AD置ON/OFF CPLD引脚信号与A/D相连/断开7RAM置ON/OFF 62256有效/无效8DOT置ON/OFF 点阵有效/无效JS1控制功能列表如下：编

17、号名 称作 用1DAC0832置ON/OFF DAC0832相连与断开2ADDA置ON/OFF 串行AD、DA器件启动/不启动3TLC0831置ON/OFF 串行AD器件ADC0831有效/无效4TLV1572置ON/OFF 串行AD器件TLV1572有效/无效 5ENABLE置ON/OFF ADC0809输出无效/有效6ENABLE置ON/OFF ADC0809的ENABLE端与I/O30的连接/断开7EOC置ON/OFF ADC0809的EOC端与I/O31的连接/断开8WR1置ON/OFF DAC0832的WR1端与I/O51的连接/断开注1：当WR1信号连接到I/O51上时，需将按键开

18、关K17上KJ1的跳线取下；当要使用开关K17时，则连上KJ1处的跳线。注2：具体的外围硬件与CPLD/FPGA的I/O口连接请参看本书附录和原理图集。六、实验注意事项：1、 实验系统各种硬件设备的安装均应在微机和实验平台断电的情况下进行，严禁带电操作。2、 电源的打开顺序是：先打开交流开关，再打开直流开关，最后打开各个模块的控制开关。电源关掉的顺序刚好与此相反。3、 实验箱电路板上所有的芯片出厂时都经过严格检查，因此在做实验时切忌随意拔插芯片。4、 安装下载板时注意双排插针与双排插槽要一一对好后再插，不要强行拔插，以免无法进行实验，甚至损坏器件。5、 在拔连接计算机并口的下载电缆线时，要拔插

19、壳，不要直接去拉电缆线，否则会使连接在插壳内的线断掉，造成文件无法下载。6、 在使用连接线做模拟可编程模块实验时，连接线应该旋转的轻轻插上和旋转的轻轻拔下，以提高连接线的使用寿命。7、 实验板使用和保存必须仔细谨慎，防止实验板非正常损坏。8、 如果在实验中由于操作不当或其它原因出现异常情况，如数码管显示不稳，闪烁，芯片发烫等。首先应立即断电，然后报告老师，排除故障后方可继续使用。切记无视现象，继续实验，以免造成严重的后果。9、 如果在对控制芯片进行下载时，需将适配板取下，然后插上下载线（DB25并口排线一头插在电脑的打印机接口处，另一头插在通用下载接口上；双头10芯排线一头插在ByteBlas

20、ter下载接口上，另一头插在控制芯片下载接口上），调用正确的下载程序后方能下载。平时做实验时不要对其编程下载，以免下载了错误的程序导致实验箱无法使用。第二部分 数字实验部分第一章 原理图输入设计方法（组合逻辑）实验一 EDA软件的熟悉与使用一、实验目的1、 熟悉ALTERA公司EDA设计工具软件Max+plusII 10.2。2、 熟悉ZYE1502D型实验箱。二、实验内容1、 学习Max+plusII 10.2软件课件。2、 学习Max+plusII 10.2软件的安装，重要菜单命令含义。3、 参考第一部分实验箱简介，熟悉ZYE1502D型实验箱的结构与组成。4、 模仿课件中实例动手操作一遍

21、，掌握采用Max+plusII 10.2软件设计流程。三、实验原理参考附带光盘中Max+plusII 10.2软件学习课件。四、实验步骤1、在教师的指导下，学习软件课件。2、由教师演示Max+plusII 10.2软件的安装，介绍菜单命令功能。3、参考课件实例，动手操作软件，按照流程做完从新建文件，编译，仿真，分配引脚等软件操作部分的全过程。4、参考第一部分实验系统简介，熟悉ZYE1502D型实验箱结构，组成，了解各模块的基本作用，了解主板I/O分布情况，认识液晶屏，并口连接器，晶振，JTAG接口，逻辑笔，跳线等器件或组件。五、实验报告1、绘制出Max+plusII 10.2软件设计的详细流程

22、图。2、描述出Max+plusII 10.2软件是如何进行目标器件选择，I/O分配和锁定引脚的。3、描述出Max+plusII 10.2软件help菜单功能，如何有效的使用它。4、写出系统主板的I/O口分布情况。5、写出ZYE1502D型实验箱拨码开关CTRL各档的作用。6、描述出一个完整的实验流程。六、实验思考题1、Max+plusII 10.2软件支持哪些器件，该软件有什么局限性？2、Max+plusII 10.2软件使用中大小写字母是否有区别？3、在进行一个完整的实验流程时应注意些什么？实验二 1位全加器的设计一、实验目的1、掌握Max+plusII 10.2软件使用流程。2、熟悉ZYE

23、1502D型实验箱的开关按键模块，LED显示模块。二、实验内容在Max+plusII 10.2软件中使用原理图输入法设计并实现一个1位全加器。三、实验仪器1、ZYE1502D型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。2、并口延长线，JTAG延长线。（所有实验均包括，以下实验中均略去）3、安装Max+plusII 10.2软件的PC机。（所有实验均包括，以下实验中均略去）四、实验原理1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合,相同为1,不同为0）来实现。先设计底层文件：半加器,再设计顶层文件全

24、加器。（1）半加器的设计：半加器表达式：进位：co=a and b和 ：so=a xnor (not b) 半加器原理图如下：（2）全加器的设计：全加器原理图如下：五、实验注意事项：实验指导书中的所有实验内容都是针对主板系统的核心芯片EPF10K10LC84-4来设计的，实验原理中提供了管脚分配情况，管脚分配好后必须通过成功编译才可以下载配置。 六、实验步骤本实验的详细设计步骤可以参考附带光盘的示例课件。 1、在Max+plusII 10.2软件中新建原理图文件，输入原理图，进行编译，仿真。2、指定目标器件，并对编译通过的原理图分配管脚（可参考实验原理），分配完后再编译一次。3、用并口延长线连

25、接计算机机箱并口和实验箱并口插座，用JTAG延长线连接通用编程模块下载接口插座和配置模块核心芯片下载接口插座，接通实验箱电源，将实验箱电源按钮APW1,APW2按下，电源指示灯PL0-PL4亮。4、下载配置文件f_adder.pof到目标芯片。5、将拨码开关AS1的（2）（3）、（4）均设置为“ON”。6、拨位开关KD1、KD2、KD3分别作为全加器a输入，b输入和进位c输入。LED1、LED2分别作为全加器进位和全加和。记录全加器的实验结果填入实验报告。灯亮表示1（高电平），灯灭表示0（低电平）。七、实验报告1、 列出半加器与全加器的真值表。如果实验室条件允许，打印半加器和全加器仿真波形图贴

26、于实验报告中。2、 用文字描述出怎样实现层次化设计。3、 1位全加器的实现方法很多，画出其它方法的原理图。八、思考题1、 多位全加器就是在一位的原理上扩展而成的，设计出原理图输入的8位全加器。2、 集成电路全加器芯片有7480、7483等，试述其内部结构是如何实现的？3、 参考全加器的设计思路设计出原理图输入的1位全减器。（提示：全加器的设计是根据真值表来建立最简表达式，最简表达式应该是一些基本门电路，同样全减器的设计也是如此）。实验三 基本门电路系列一、实验目的1、 理解简单组合电路设计方法。2、掌握基本门电路的应用。二、实验内容1、验证三输入与门、三输入或门，非门的逻辑功能。2、设计四舍五

27、入判别电路。3、设计优先权排队电路。三、实验仪器ZYE1502D型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。四、实验原理1、基本门电路：下图为三输入与门、三输入或门及非门基本门电路原理图。 2、四舍五入判别电路：当图中的D3-D0（从高到低）输入的8421BCD码的数值大于等于5时；LAMP1输出高电平，否则为低电平。3、优先权排队电路：图中A、B、C三个输入信号， A的优先级最高，B次之，C最低。无论A、B、C怎样排列输入，最高优先级输入高电平对应的输出量始终有效，且输出为高电平，其它输出量始终为低电平。如当A为高电平时，lamp1输出高电平，其它输出量无论B、C怎样变化，

28、输出lamp2、lamp3始终为低电平。当A为低电平时B输入才有效。五、实验步骤1、在Max+plusII 10.2软件中新建原理图文件，分别输入实验原理中相应的原理图，编译，仿真，锁定管脚并下载到目标芯片。2、对于实验内容1，将拨码开关AS1的（2）（3）、（4）置“ON”。基本门电路的七个输入and1、and2、and3、or1、or2、or3、not1分别对应拨位开关KD1-KD7（I/O28-I/O34）。三个输出andout、orout、notout分别对应LED1-LED3（I/O12-I/O14）。观察实验结果。3、对于实验内容2，将拨码开关AS1的（2）（3）、（4）置“ON”

29、。8421码输入D3-D0分别对应拨位开关KD1-KD4（I/O28-I/O31）其中KD1为高位，KD4为低位。LAMP1输出对应LED16（I/O27）。观察实验结果。4、对应实验内容3，将拨码开关AS1的（2）（3）、（4）置“ON”。三个输入A、B、C分别对应拨位开关KD1-KD3(I/O28-I/O30)，输出lamp1-lamp3分别对应LED1-LED3 (I/O12-I/O14)。观察实验结果。六、实验报告1、 记录实验结果。2、 写出四舍五入判别电路和优先权排队电路各输出量的逻辑表达式。实验四 编码器系列一、实验目的1、 熟悉常用编码器的功能逻辑。2、 掌握复杂编码器的设计方

30、法。二、实验内容1、设计并实现一个8-3线优先编码器，2、设计并实现一个10-4线 BCD 编码器。三、实验仪器ZYE1502D型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。四、实验原理常用的编码器有4-2线编码器、8-3线优先编码器、16-4线编码器等，下面我们用8-3线优先编码器和10-4线 BCD 编码器的设计来介绍编码器的设计方法。1、8-3线优先编码器 8-3线优先编码器原理图如下图所示：其真值表如下所示，L为低电平，H为高电平，X为任意态（H或L）：2、10-4线BCD编码器 10-4线BCD编码器原理图如下图所示：其真值表如下所示，L为低电平，H为高电平，X为任意

31、态（H或L）：五、实验步骤1、在Max+plusII 10.2软件中新建原理图文件，分别输入实验原理中相应的原理图，编译，仿真，锁定管脚并下载到目标芯片。2、对于实验内容1，将拨码开关AS1的（2）（3）、（4）置“ON”。8位数据D0-D7输入及EN分别对应拨位开关KD1-KD9（I/O28-I/O36），编码结果A2-A0、GSN、EON分别对应LED1-LED5（I/O12-I/O16）。观察实验结果。3、对应实验内容2，将拨码开关AS1的（2）（3）、（4）置“ON”。9个输入IN9-IN1分别对应拨位开关KD1-KD9（I/O28-I/O36），编码输出D、C、B、A分别对应LED1

32、-LED4（I/O12-I/O15）。观察实验结果。4、分别观察74147、74148芯片内部结构。（在原理图的输入文件中双击芯片即可打开相关芯片内部结构）。六、实验报告1、 分别观察74147、74148芯片内部结构，根据观察写出每个输出的逻辑表达式。2、 参考74147、74148芯片内部结构，设计一个16-4线编码器，画出原理图，列出真值表和每个输出量的逻辑表达式。实验五 译码器系列一、实验目的1、 熟悉常用译码器的功能逻辑。2、 掌握复杂译码器的设计方法。3、 熟悉实验箱数码管显示模块。二、实验内容1、 设计并实现4-10线BCD译码器。2、 设计并实现3-8线译码器。3、 设计并实现

33、BCD-7段码译码器。4、 设计并实现4-16线译码器三、实验仪器ZYE1502D型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块数码管显示模块。四、实验原理1、4-10线BCD译码器原理图如下图所示： 上面原理图主要用了7442芯片的输出然后取反，为使显示效果更明显。在软件中可以直接调出7442元件，其真值表也可以通过软件的帮助菜单调出。（调出方法可见Max+plusII 10.2学习课件）。真值表如下表所示，L为低电平，H为高电平。 2、3-8线译码器原理图如下图所示： 上面原理图主要用了74138芯片的输出然后取反，为使显示效果更明显。其真值表如下所示，L为低电平，H为高电平

34、，X为任意态（H或L）：3、BCD-7段码译码器原理图如下图所示：上图中用到了74248芯片,该芯片主要为共阴数码管提供七段码。74248芯片真值表及对应显示符号如下所示：L为低电平，H为高电平，X为任意态（H或L）， 表示全灭，即数码管不亮的状态。在BCD-7段码译码器原理图中，74248芯片的RBON脚（数码管的h脚即小数点）悬空没有用，故本实验所显示的符号不含有小数点。另外由于数码管有8个（SM8-SM1），sel2-sel0作为选择数码管的位选信号（硬件接口原理参考第一部分的系统组成部分）。4、4-16线译码器4-16线译码器原理图如下图所示：上面原理图主要用了74154芯片的输出然后

35、取反，为使显示效果更明显。4-16线译码器真值表如下表所示： 五、实验步骤1、在Max+plusII 10.2软件中新建原理图文件，分别输入实验原理中相应的原理图，编译，仿真，锁定管脚并下载到目标芯片。2、对于实验内容1，将拨码开关AS1的（1）、（2）、（3）、（4）置“ON”。4-10线BCD译码器的四个输入D、C、B、A分别对应拨位开关KD1-KD4（I/O28-I/O31），译码输出Y0-Y9分别对应LED1-LED10（I/O12-I/O21）。观察实验结果。3、对于实验内容2，将拨码开关AS1的（2）（3）、（4）置“ON”。3-8线译码器的三个输入C、B、A分别对应拨位开关KD1

36、-KD3（I/O28-I/O30），译码输出LED1-LED8分别对应LED1-LED8（I/O12-I/O19）。观察实验结果。4、对于实验内容3，将拨码开关AS1的（1）、（2）、（3）、（4）置“ON”。BCD-7段码译码器的四个输入D3、D2、D1、D0分别对应拨位开关KD1-KD4（I/O28-I/O31），译码输出sel0、sel1、sel2、a-g分别对应数码管的位选A、B、C（I/O0-I/O2）和段码a-g(I/o3-I/O10)。观察实验结果。5、对于实验内容4，将拨码开关AS1的（1）、（2）、（3）、（4）置“ON”。4-16线译码器的四个输入D、C、B、A分别对应拨位

37、开关KD1-KD4（I/O28-I/O31），译码输出LED1-LED16分别对应LED1-LED16（I/O12-I/O27）。观察实验结果。 六、实验报告1、 记录实验结果。2、 分别观察7442、74138、74248、74154芯片内部结构，根据观察写出每个芯片输出的逻辑表达式。3、 针对共阴数码管，编写出16进制中0-F的7段码，并列表记录。 实验六 数据比较器系列一、实验目的1、 熟悉常用数据比较器的功能逻辑。2、 掌握简单数据比较器的设计方法。二、实验内容1、设计并实现一个八位组合比较器。2、设计并实现一个八位相等比较器。三、实验仪器ZYE1502D型实验箱通用编程模块，配置模块

38、，开关按键模块，LED显示模块。四、实验原理1、八位组合比较器八位组合比较器是由两个四位比较器组合而成，原理图如下图所示：7485芯片的真值表如下所示，L为低电平，H为高电平，X为任意态（H或L）： 上面原理图主要用了7485芯片，从7485芯片真值表可以分析出原理图的输出情况，当输入A7.0（此为向量表示方法，表示A7-A0，常用的描述方法）大于输入B7.0时，输出lamp3为高电平；当输入A7.0小于输入B7.0时，输出lamp1为高电平；两者相等时输出lamp2为高电平。 2、八位相等比较器八位相等比较器原理图如下图所示：上面原理图主要用了74684芯片，其真值表如下所示，L为低电平，H

39、为高电平：显然，当输入P7.0等于输入Q7.0时，输出lamp1为低电平，否则为高电平。当输入P7.0大于输入Q7.0时，输出lamp2为低电平，否则为高电平。五、实验步骤1、 在Max+plusII 10.2软件中新建原理图文件，分别输入实验原理中相应的原理图，编译，仿真，锁定管脚并下载到目标芯片。2、 对实验内容1，将拨码开关AS1的（2）（3）、（4）置为“ON”；八位组合比较器的16个输入A7.0 、B7.0分别对应拨位开关KD1-KD16（I/O28-I/O43），比较结果lamp3-lamp1分别对应LED1-LED3（I/O12-I/O14）。观察实验结果。3、 对实验内容2，将

40、拨码开关AS1的（2）（3）、（4）置为“ON”；八位相等比较器的16个输入A7.0 、B7.0分别对应拨位开关KD1-KD16（I/O28-I/O43），比较结果lamp2、lamp1分别对应LED1-LED2（I/O12-I/O13）。观察实验结果。六、实验报告1、记录实验结果。2、写出7485芯片、74684芯片逻辑功能的表达式。实验七 数据选择器系列一、实验目的1、熟悉常用数据选择器的功能逻辑。2、掌握数据选择器的设计方法。二、实验内容1、学习8选1多路数据选择器原理。2、设计16选1多路数据选择器。3、用双4选1数据选择器设计8选1数据选择器。三、实验仪器ZYE1502D型实验箱通用

41、编程模块，配置模块，开关按键模块，LED显示模块。四、实验原理1、8选1多路数据选择器原理图及真值表如下所示： 上面原理图主要用了74151芯片，在Max+plusII 10.2中调用的74151是用硬件描述语言编写的，内部结构与74251芯片相同。2、16选1多路数据选择器原理与8选1多路数据选择器相同。3、双4选1数据选择器双4选1数据选择器74153真值表如下：五、实验步骤1、在Max+plusII 10.2软件中新建原理图文件，输入实验原理中相应的原理图，编译，仿真，锁定管脚并下载到目标芯片。2、对于实验内容1，将拨码开关AS1的（2）（3）、（4）置“ON”；数据选择器使能信号GN对

42、应拨位开关KD12(I/O39)，地址输入信号C、B、A分别对应拨位开关KD1-KD3(I/O28-I/O30)，数据输入D0-D7分别对应拨位开关KD4-KD11(I/O31-I/O38)。输出数据Y、NY对应LED1，LED2。观察实验结果。3、对应实验内容2，将拨码开关AS1的（2）（3）、（4）置“ON”；参考74251芯片内部结构，用原理图输入法设计16选1数据选择器。16选1数据选择器地址输入信号应由D、C、B、A组成。在验证结果时，由于拨位开关共16个，分配I/O口时可将KD1-KD4作为地址输入端，KD5-KD16作为数据输入IN0-IN11，验证KD1-KD4从12路数据中选

43、择1路，其余4路输入数据IN12-IN15固定为高电平或低电平，输出数据对应LED1。观察实验结果。参考引脚图如下：4、对于实验内容3，将拨码开关AS1的（2）（3）、（4）置“ON”；参考74153真值表，将74153接成8选1数据选择器，数据选择器地址输入信号C、B、A分别对应拨位开关KD1-KD3(I/O28-I/O30)，数据输入D0-D7分别对应拨位开关KD4-KD11(I/O31-I/O38)。输出数据对应LED1(I/O12)。观察实验结果。参考接法如下：六、实验报告1、记录实验结果。2、记录16选1多路数据选择器设计思路，过程。3、写出双4选1数据选择器74153逻辑功能表达式

44、。实验八 奇偶校验器系列一、实验目的1、学习奇偶校验器原理2、掌握奇偶校验器的设计方法。二、实验内容1、学习9位代码奇偶校验器原理。2、设计并实现一个8位代码奇偶校验器。三、实验仪器ZYE1502D型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。四、实验原理奇偶校验代码是在数字通信领域中常用提高代码传输可靠性的一种校验代码。它一般由信息码和一位附加位奇偶校验位组成。该校验位的取值（0或1）将使整个代码串中的1的个数为奇数个（奇校验代码）或为偶数（偶校验代码）。如下图所示为9位代码奇偶校验器74280：其真值表如下所示，L为低电平，H为高电平。当输入奇数个1时ODD输出为高电平，E

45、VEN为低电平，输入偶数个1时刚好相反。产生出奇偶校验位后，根据需要将ODD或EVEN加在原始信息码后，组成新的信息码供通信传输。五、实验步骤1、在Max+plusII 10.2软件中新建原理图文件，输入实验原理中相应的原理图，编译，仿真，锁定管脚并下载到目标芯片。2、对于实验内容1，将拨码开关AS1的（2）（3）、（4）置“ON”；原始信息码输入A-I分别对应拨位开关KD1-KD9(I/O28-I/O36)，输出奇偶校验位ODD、EVEN分别对应LED1-2(I/O12-I/O13)。观察实验结果。3、对于实验内容2，将拨码开关AS1的（2）（3）、（4）置“ON”；参考74280内部结构，

46、用74180芯片设计8位代码奇偶校验器。原始信息码输入A-H分别对应拨位开关KD1-KD8(I/O28-I/O35)，输出奇偶校验位EVEN、ODD分别对应LED1-2(I/O12-I/O13)。观察实验结果。参考接法如下：六、实验报告记录实验结果。实验九 七人表决器（组合逻辑应用）一、实验目的复习组合逻辑电路实验内容。二、实验内容设计七人表决器。三、实验仪器ZYE1502D型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。四、实验原理七人表决器，即七人参与表决，超过半数投赞成票(四人或四人以上按1)，表决通过是否则不通过。回顾实验二全加器的设计，再次设计一个全加器，并生成如下图所

47、示符号（生成方法参见Max+plusII 10.2学习课件的层次化设计部分），即将f_adder模块编译成工作库（当前项目设计文件夹）中的一个元件。 可通过多位加法器和比较器来实现七人表决器。全加结果大于3时输出为“1”，但这不是最简方法，我们分析一下七人表决器全加结果CBA（从高位到低位）中有八种情况：000-111，输出为“1”的量为100-111,根据这种真值表用卡诺图化简可得出最简逻辑表达示为OUT=C，即全加结果最高位决定了结果，这样为设计节约了一个比较器，不需要把最终结果进行比较了，完全是一个多位加法器。多位加法器实现的最基本组合逻辑单元为全加器，在实验二中我们完成了全加器的设计，

48、在全加器的基础上我们用层次化设计方法即可实现七人表决器。五、实验步骤1、在Max+plusII 10.2软件中新建原理图文件，输入自己设计七人表决器的原理图，编译，仿真，锁定管脚并下载到目标芯片。（提示：只需调入四个全加器）2、将拨码开关AS1的（2）（3）、（4）置“ON”；投票输入IN1-IN7分别对应拨位开关KD1-KD7(I/O28-I/O)。输入变量为逻辑“1”时表示表决者“赞同”，输入变量为“0”时，表示表决者“不赞同”。表决结果对应LED1(I/O12)。LED1亮表示表决通过，不亮表示不通过。观察实验结果。六、实验报告记录实验结果，列出七人表决器的真值表。小 结第一章原理图输入

49、设计方法（组合逻辑）的学习重点在Max+plusII 10.2软件的使用，如何将程序在实验箱上的硬件实现。学完本章应该掌握应用Max+plusII 10.2进行一个项目设计的全部流程。这在以后实验内容中将不再进行重点叙述，重点将放在设计思路、硬件语言及综合性实验内容上。说明如下：1、有关MaxplusII 10.2软件的使用情况将不再做介绍，如果您还有不清楚的地方可以参考我们提供的Max+plusII 10.2学习课件。该课件旨在为初学者指导设计流程，讲解基本的设计方法，提示设计过程中的细节问题和注意事项。我们鼓励学生主动学习，联机实验，熟练应用各种EDA软件，这样更能体现EDA教学的多工具性

50、。2、第一章实验原理中提供了详细的原理图，主要是让学生模仿，便于达到熟悉软件设计与硬件实现的目的，以后将不再提供详细的原理图，主要以设计思路引导学生自己去完成设计。但有些基础知识，如下一章节将要介绍的基本触发器，直接提供原理图，让学生积累。3、实验步骤不再指定分配管脚，由学生自行分配。以下章节每个实验给出的实验步骤均根据附带光盘中的实验文件分配的管脚及I/O口，学生可参考该实验步骤进行分配，以便更好的观察实验现象。第一部分实验箱介绍，已经列出了详细的I/O口分布，需要使用时查阅即可。4、实验报告要求部分略去，教师可根据实际情况安排实验报告内容。一般应包括实验思路，硬件描述语言代码，仿真波形以及

51、在原有实验内容上的发挥。5、为方便您教学，我们向教师提供如下资料：ü 实验源程序代码电子文档ü 实验源程序代码下载文件（管脚已经锁定好）ü 部分实验源程序相关实验说明的电子文档ü MaxplusII 10.2软件学习课件ü 模拟可编程的PAC软件学习课件ü 硬件描述语言VHDL学习课件ü EDA学习资料的电子文档第二章 原理图输入设计方法（时序逻辑）实验十 2位十进制数字频率计一、实验目的时序逻辑电路入门。二、实验内容根据实验原理，设计出2位十进制数字频率计。三、实验仪器ZYE1502D型实验箱通用编程模块，配置模块，时钟源

52、模块，LED显示模块数码管显示模块。四、实验原理本实验可以参考附带光盘的示例课件。1、 功能划分频率计的实现一般采用的方法是在1秒的标准脉宽内对被测信号脉冲进行计数，计数结果即为所测频率。从原理上可将上述过程划分为三个功能模块，如下图所示： 测频控制电路负责产生测频控制时序，计数电路负责计数并锁存计数结果，显示电路负责将计数结果用静态或动态的方式在数码管上显示出来。 2、功能模块的实现（1）测频时序控制电路模块的实现测频时序控制模块如下图所示。clk为8Hz基准输入时钟，en为计数器提供1秒的标准脉宽，lock为锁存计数数据的控制信号，clr为计数器清零信号。图中采用了4位二进制计数器7493，4-16线译码器74154和两个RS触发器。8Hz的基准时钟clk经过7493计数输出四位二进制数，QD为0.5Hz，刚好产生了1秒的标准正负脉宽信号en。在1S的正脉宽时允许计数，在1S的负脉宽禁止计数。在允许计数期间进行计数。在禁止计数期间，进行计数结果的锁存，显示以及在下个1S正脉冲到来之前计数器清零，准备新的计数测频等工作。这样就完成了自动测频的工作。（2）计数器电路模块的实现将en和clk相与便可实现允许计数与禁止计数的控制。