第三章 PLD硬件特性与编程技术

1、EDAEDA技术与技术与VHDL VHDL 第第3 3章章3.1 3.1 概概 论论 输入缓冲电路与阵列或阵列输出缓冲电路输入输出图图3 3-1 基本基本PLD器件的原理结构图器件的原理结构图 3.1 3.1 概概 论论 3.1.1 PLD3.1.1 PLD的发展历程的发展历程 熔丝编程的熔丝编程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD器器件件 CPLD器器件件 内嵌复杂内嵌复杂功能模块功能模块的的SoPC 3.1 3.1 概概 论论 3.1.2 PLD3.1.2 PLD的分类的分类 可编程逻辑器件（PLD） 简单 PLD

2、复杂 PLD PROM PAL PLA GAL CPLD FPGA 图图3 3-2 按集成度按集成度(PLD)分类分类 按集成度按集成度按编程工艺按编程工艺按结构按结构3.1 3.1 概概 论论 3.1.2 PLD3.1.2 PLD的分类的分类 1熔丝熔丝(Fuse)型器件。型器件。 2反熔丝反熔丝(Anti-fuse)型器件型器件 。 3EPROM型。称为紫外线擦除电可编程逻辑器件型。称为紫外线擦除电可编程逻辑器件 。 4EEPROM型型 。 5SRAM型型 。 6Flash型型 。 CPLD FPGA 3.2 3.2 简单简单PLDPLD原理原理 3.2.1 3.2.1 电路符号表示电路符

3、号表示 图图2-3 常用逻辑门符号与现有国标符号的对照常用逻辑门符号与现有国标符号的对照 3.2.1 3.2.1 电路符号表示电路符号表示 图图3 3-4 PLD的互补缓冲器的互补缓冲器 图图3 3-5 PLD的互补输入的互补输入 图图3 3-6 PLD中与阵列表示中与阵列表示 图图3 3-7 PLD中或阵列的表示中或阵列的表示 3-8 阵列线连接表示阵列线连接表示 3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 图图3 3-9 PROM基本结构基本结构 地址译码器存储单元阵列0A1A1nA0W1W1pW0F1F1mFnp23.2 3.2 简单简单PLDPLD原理原理 3.

4、2.2 PROM 0111201110110.AAAWAAAWAAAWnnnn PROM中的地址译码器是完成中的地址译码器是完成PROM存储阵列的行存储阵列的行的选择，其逻辑函数是：的选择，其逻辑函数是： 3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 01, 011, 111, 1101 , 011 , 111 , 1100, 010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp行单元的值列是存储单元阵列第而，其中11 2 1, 1pmMpmpn3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 与阵列（不可编程）或阵列（

5、可编程）0A1A1nA0W1W1pW0F1F1mFnp2图图3 3-10 PROM的逻辑阵列结构的逻辑阵列结构 3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 图图3 3-11 PROM表达的表达的PLD阵列图阵列图 与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F1010AACAAS3.2 3.2 简单简单PLDPLD原理原理 3.2.2 PROM 图图3 3-12 用用PROM完成半加器逻辑阵列完成半加器逻辑阵列 01110100AAFAAAAF与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F3.2 3.2 简单简单PLDPLD原理原理 3.

6、2.3 PLA 图图3-13 PLA逻辑阵列示意图逻辑阵列示意图 与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0F3.2 3.2 简单简单PLDPLD原理原理 3.2.3 PLA 图图3 3-14 PLA与与 PROM的比较的比较 0A1A1F0F2A2F0A1A1F0F2A2F3.2 3.2 简单简单PLDPLD原理原理 3.2.4 PAL 图图3 3-15 PAL结构结构 图图3 3-16 PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F图图3 3-17 一种一种PAL16V8的部分结构图的部分结构图 11100100R11100100RQQD11100100R

7、11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 28313.2.5 GAL 207190 34 7812111516192023242728311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/OEI/

8、O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE图图3 3-18 GAL16V8的的结构图结构图 3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL 图图3-19 寄存器输出结构寄存器输出结构 1寄存器模式。寄存器模式。 图图3 3-20 寄存器模式组合双向输出结构寄存器模式组合双向输出结构 3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL 图图3-21 组合输出双向结构组合输出双向结构 2复合模式。复合模式。 图图3-22 复合型组合输出结构复合型组合输出结构 3.2 3.2 简单简单PLDPLD原理原理 3.2.5 GAL

9、 图图3 3-23 反馈输入结构反馈输入结构 3简单模式。简单模式。 图图3 3-24 输出反馈结构输出反馈结构 图图3 3-25 简单模式输出结构简单模式输出结构 3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 图图3 3-26 MAX7000系列的单个宏单元结构系列的单个宏单元结构 3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 图图3 3-27 MAX7128S的结构的结构 1逻辑阵列块逻辑阵列块(LAB) 3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 2 2宏单元宏单元 逻辑阵列、逻辑阵列、乘积项选择矩阵乘积项选择矩阵、可编程寄存

10、器、可编程寄存器 全局时钟信号。全局时钟信号。 全局时钟信号由高电平有效的时钟信号使能。全局时钟信号由高电平有效的时钟信号使能。 用乘积项实现一个阵列时钟。用乘积项实现一个阵列时钟。 3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 3 3扩展乘积项扩展乘积项 图图3 3-28 共享扩展乘积项结构共享扩展乘积项结构 3 3扩展乘积项扩展乘积项 图图3 3-29 并联扩展项馈送方式并联扩展项馈送方式 共享扩展项共享扩展项 并联扩展项并联扩展项 3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 4 4可编程连线阵列可编程连线阵列(PIA) (PIA) 图图3 3-3

11、0 PIA信号布线到信号布线到LAB的方式的方式 5 5I/OI/O控制块控制块 图图3 3-31 EPM7128S器件的器件的I/O控制块控制块 3.4 FPGA3.4 FPGA的结构与工作原理的结构与工作原理 3.4.1 3.4.1 查找表逻辑结构查找表逻辑结构 图图3 3-32 FPGA查找表单元查找表单元 查找表LUT输入1输入2输入3输入4输出3.4.1 3.4.1 查找表逻辑结构查找表逻辑结构 图图3 3-33 FPGA查找表单元内部结构查找表单元内部结构 0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器3.4.2 Cyclone3.4.2

12、Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-34 Cyclone LE结构图结构图 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-35 Cyclone LE普通模式普通模式 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-36 Cyclone LE动态算术模式动态算术模式 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-37 Cyclone LAB结构结构 3.4.2 Cyclone3.4.2 C

13、yclone系列器件的结构与原理系列器件的结构与原理 图图3 3-38 LAB阵列阵列 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-39 LAB控制信号生成控制信号生成 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 图图3 3-40 快速进位选择链快速进位选择链 3.4 FPGA3.4 FPGA的结构与工作原理的结构与工作原理 图图3 3-41 LUT链和寄存器链的使用链和寄存器链的使用 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 3.

14、4 FPGA3.4 FPGA的结构与工作原理的结构与工作原理 图图3 3-42 LVDS连接连接 3.4.2 Cyclone3.4.2 Cyclone系列器件的结构与原理系列器件的结构与原理 3.5 3.5 硬件测试技术硬件测试技术 图图3-43 边界扫描电路结构边界扫描电路结构 3.5.1 3.5.1 内部逻辑测试内部逻辑测试 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 引引 脚脚描描 述述功功 能能TDI测试数据输入测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测

15、试指令和编程数据的串行输入引脚。数据在TCK的的上升沿移入。上升沿移入。TDO测试数据输出测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TCK的的下降沿移出。如果数据没有被移出时，该引脚处于高下降沿移出。如果数据没有被移出时，该引脚处于高阻态。阻态。TMS测试模式选择测试模式选择(Test Mode Select)控制信号输入引脚，负责控制信号输入引脚，负责TAP控制器的转换。控制器的转换。TMS必必须在须在TCK的上升沿到来之前稳定。的上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock I

16、nput)时钟输入到时钟输入到BST电路，一些操作发生在上升沿，而另电路，一些操作发生在上升沿，而另一些发生在下降沿。一些发生在下降沿。TRST测试复位输入测试复位输入(Test Reset Input)低电平有效，异步复位边界扫描电路低电平有效，异步复位边界扫描电路(在在IEEE规范中，规范中，该引脚可选该引脚可选)。表表3 3-1 边界扫描边界扫描IO引脚功能引脚功能 图图3 3-44 边界扫描数据移位方式边界扫描数据移位方式 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 图图3 3-45 JTAG BST系系统内部结构统内部结构 3.5.2 JTAG3.5.2 JTA

17、G边界扫描测试边界扫描测试 图图3 3-46 JTAG BST系统与与系统与与FLEX器件关联结构图器件关联结构图 3.5 3.5 硬件测试技术硬件测试技术 图图3 3-47 JTAG BST选择命令模式时序选择命令模式时序 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 3.5 3.5 硬件测试技术硬件测试技术 3.5.2 JTAG3.5.2 JTAG边界扫描测试边界扫描测试 TAP控制器的命令模式有：控制器的命令模式有： SAMPLEPRELOAD指令模式指令模式 EXTEST指令模式指令模式 BYPASS指令模式指令模式 IDCODE指令模式指令模式 USERCODE指

18、令模式指令模式 3.5.3 3.5.3 嵌入式逻辑分析仪嵌入式逻辑分析仪 3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.1 Lattice3.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 1. ispLSI器件系列器件系列 （1）ispLSI1000E系列。系列。（2）ispLSI2000E/2000VL/200VE系列。系列。（3）ispLSI5000V系列。系列。 （4）ispLSI 8000/8000V系列。系列。 3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.1 Lattice3.6.1 Lattice公

19、司公司CPLDCPLD器件系列器件系列 2. ispLSI器件的结构与特点器件的结构与特点 （1）采用）采用UltraMOS工艺。工艺。（2）系统可编程功能，所有的）系统可编程功能，所有的ispLSI器件均支持器件均支持 ISP功能。功能。（3）边界扫描测试功能。）边界扫描测试功能。（4）加密功能。）加密功能。（5）短路保护功能。）短路保护功能。3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.1 Lattice3.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 3. ispMACH4000系列系列 4. Lattice EC & ECP系列

20、系列 ispMACH4000系列系列CPLD器件有器件有3.3V、2.5V 和和 1.8V 三种供电电压，分别属于三种供电电压，分别属于 ispMACH 4000V、ispMACH 4000B 和和 ispMACH 4000C 器件系列。器件系列。 3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.2 Xilinx3.6.2 Xilinx公司的公司的FPGAFPGA和和CPLDCPLD器件系列器件系列 1. Virtex-4系列系列FPGA 2. Spartan& Spartan-3 & Spartan 3E器件系列器件系列 3. XC9500 &a

21、mp; XC9500XL系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 5. Xilinx的的IP核核 3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.3 Altera3.6.3 Altera公司公司FPGAFPGA和和CPLDCPLD器件系列器件系列 1. Stratix II 系列系列FPGA 2. Stratix系列系列FPGA 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 5. MAX系列系列CPLD 6. Cyclone系列系列FPGA低成本低成本FPGA 7. Cyclone II系列系列FPGA 8. MA

22、X II系列器件系列器件 9. Altera宏功能块及宏功能块及IP核核 3.6 FPGA/CPLD3.6 FPGA/CPLD产品概述产品概述 3.6.4 Actel3.6.4 Actel公司的公司的FPGAFPGA器件器件 3.6.5 Altera3.6.5 Altera公司的公司的FPGAFPGA配置方式与配置器件配置方式与配置器件 器器 件件功能描述功能描述封装形式封装形式EPC216956801位，位，3.3/5V供电供电20脚脚PLCC、32 脚脚 TQFPEPC110464961位，位，3.3/5V供电供电8脚脚PDIP、20脚脚PLCCEPC1441440 8001位，位，3.3

23、/5V供电供电8脚脚PDIP、20脚脚PLCC表表3 3-2 Altera FPGA常用配置器件常用配置器件 3.7 3.7 编程与配置编程与配置 表表3 3-3 图图3 3-48接口各引脚信号名称接口各引脚信号名称 基于电可擦除存储单元的基于电可擦除存储单元的EEPROM或或Flash技术。技术。 基于基于SRAM查找表的编程单元。查找表的编程单元。 基于反熔丝编程单元。基于反熔丝编程单元。 引脚引脚12345678910PS模式模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模模式式TCKGNDTDOVCCTMS-TDIGND3.7 3.7

24、编程与配置编程与配置 3.7.1 JTAG3.7.1 JTAG方式的在系统编程方式的在系统编程 图图2-48 CPLD编程下载连接图编程下载连接图 3.7 3.7 编程与配置编程与配置 3.7.1 JTAG3.7.1 JTAG方式的在系统编程方式的在系统编程 图图3 3-49 多多CPLD芯片芯片ISP编程连接方式编程连接方式 3.7 3.7 编程与配置编程与配置 3.7.2 3.7.2 使用使用PCPC并行口配置并行口配置FPGAFPGA 图图3 3-50 PS模式，模式，FLEX10K配置时序配置时序 3.7.2 3.7.2 使用使用PCPC并行口配置并行口配置FPGAFPGA 图图3 3

25、-51 多多FPGA芯片配置电路芯片配置电路 3.7 3.7 编程与配置编程与配置 3.7.3 FPGA3.7.3 FPGA专用配置器件专用配置器件 图图3 3-52 FPGA使用使用EPC配置器件的配置时序配置器件的配置时序 3.7 3.7 编程与配置编程与配置 3.7.3 FPGA3.7.3 FPGA专用配置器件专用配置器件 图图3-53 FPGA的配置电路原理图的配置电路原理图（注，此图来自（注，此图来自Altera资料，中间一上拉线应串资料，中间一上拉线应串1K电阻）电阻） 3.7 3.7 编程与配置编程与配置 3.7.3 FPGA3.7.3 FPGA专用配置器件专用配置器件 图图3

26、3-54 EPCS器件配置器件配置FPGA的电路原理图的电路原理图 3.7 3.7 编程与配置编程与配置 3.7.4 3.7.4 使用单片机配置使用单片机配置FPGA FPGA 图图3 3-55 用用89C52进行配置进行配置 3.7 3.7 编程与配置编程与配置 3.7.5 3.7.5 使用使用CPLDCPLD配置配置FPGA FPGA 使用单片机配置的缺点：使用单片机配置的缺点：1、速度慢，不适用于大规模、速度慢，不适用于大规模FPGA和高可靠应用；和高可靠应用；2、容量小，单片机引脚少，不适合接大的、容量小，单片机引脚少，不适合接大的ROM以存以存 储较大的配置文件；储较大的配置文件；3、体积大，成本和功耗都不利于相关的设计。、体积大