基于FPGA的扩频测距快速捕获方法研究

1、欢迎访问Freekaoyan论文站基于FPGA的扩频测距快速捕获方法研究欢迎访问Freekaoyan论文站    欢迎访问Freekaoyan论文站    摘  要：传统航天测控系统大部分存在多副载波相互干扰，定位精度低，抗干扰能力差，设备复杂等缺点。为了满足未来深空宇航和电子战环境对航天测控系统的要求，扩频测距，数字综合基带传输等技术已成为新一代航天测控系统的关键技术，它对提高测距定位精度，抑制干扰，扩大航天测控系统的作用范围，减少设备复杂度，适应电子对抗要求等具有明显的优势。本文分析了扩频测距的理论原

2、理与优势，给出了一种基于FPGA的扩频测距方案，以及实现快速测距的方法，在理论上和硬件实现上均能很好的解决传统测控系统存在的问题。 关键词：测控系统；扩频测距；FPGA；快速算法 距离测量是测试技术中的一项基本的测试技术，测距技术几乎贯穿到工程实践中的每一个领域。距离的测量有直接测量和间接测量之分，常用的间接测距技术有：激光干涉（衍射）测距、超声波测距、扩频测距等。其中扩频测距由于其抗干扰能力强、精度高、作用范围广、隐蔽性好、适应性强、全天候等优势，在现在的测距系统中得到了重视，尤其是在雷达、电子对抗、航天测控及武器系统等军事航天领域更是得到了广泛的应用。军事航天由于其特殊的需求，对测距系统的

3、量程范围、实时性和精度要求越来越高，因此扩频（伪随机序列）测距系统要求研究相应的新器件和快速算法。伪码测距是根据伪随机序列的周期和无线电波的传播速度来完成测距的，其编码周期和码片速率决定了测量距离和分辨率。为了解决距离模糊问题，需要设计合适的伪码周期。由伪码的自相关性可知，测距精度与码片宽度Tc有关，测距系统中为了提高分辨率，要求Tc尽量小，即提高码速率，为了消除距离模糊问题则要求码周期尽可能长。但随着码速率的提高和码周期的加长，传统的捕获时间将达到不可容忍的地步。因此，必须寻求快速捕获的硬件平台和有关算法。FPGA是90年代才兴起的半定制集成电路，用户可以根据自己的需要在FPGA中设计自己的

4、专用电路，用于完成特殊的功能。但是由于FPGA硬件电路设计的方法有别于传统DSP（如TI和ADI公司的通用DSP）的软件构架1，2，因此必须研究适合FP GA硬件构架的快速算法。本文就是针对扩频测距的FPGA实现方案，研究适合于硬件实现的测距快速算法，包括解扩解调关键技术循环相关的快速算法，以及流水线FFT的快速实现。1基于FPGA的扩频测距方案扩频测距也称伪码测距，它是采用一个较长周期的PN码序列作为发射信号，将它与目标反射回来或转发回来的PN码序列的相位进行比较，即比较两个码序列相差的码片数，从而看出其时间差，也就能换算出发射机与目的地之间的距离。如果把码片选得很窄，即码速率做得很高，那么

5、就可以完成高精度的测距。设伪码序列码片宽度Tc、码长为N：其中，A为射频幅度增益。经目标反射后，认为回波信号是发射信号的衰减延时和噪声的线性叠加：其输出为：式中，n（t）PN（t）n（t），仍是噪声项。解扩后信号经平方滤波，得到输出信号3（按Gill WJ分析法)很容易得到扩频通信技术测距的最小距离分辨力为：其中，Tc为码片宽度，fsLPN为细分倍数，fs为采样频率，L为码序列长度。扩频测距系统的FPGA实现方案如图1所示，其中主要功能模块均由FPGA完成。伪码序列经过高速DAC后成为中频模拟信号。中频模拟信号在与本地载波进行BPSK调制后由定向天线发送出去。接收部分对射频调制信号进行解调，然

6、后经过高速ADC恢复出伪码序列。收发两种伪码序列进行循环相关，并把结果送入到运算显示模块，测量结果在这里显示。同步控制模块用于保证FPGA内部的码片同步和采样时钟的精确同步。2扩频测距快速算法21循环卷积的快速算法用循环卷积代替自相关函数来计算扩频测距系统中的码片偏移1，可以大大节省运算时间（大约为1114），加快捕获过程。设x（n），h（n）的为采样序列和本地匹配滤波器，序列长度均为N，对它们分别做N点FFT，记对255扩频码进行4倍频采样得N1 022点序列，然后滚降调制得到N1 024点的新序列作为伪随机码对信息符号进行扩频处理，本地匹配滤波器也用新序列构造，长度为1 024点。长度为L

7、255的PN序列用傅立叶级数可近 似表示为：通过选取适当的谐波阶数k，可以去除基带外的频谱分量，在调制到中频时不致引起频谱混叠，起到了频域滚降滤波的作用。发送端以作为伪随机码对中频载波进行扩频调制，接收端也以构造匹配滤波器，对接收到的中频采样信号做N点循环相关，得到模的最大值点即为码元起始点。此时可利用N点FFT完成，其运算量比直接进行循环相关运算量大大减少。22流水线FFT的快速实现FFT的性能直接影响着测距的实时性。受到FPGA资源的限制，设计FFT硬件实现模块时，不仅要考虑到FFT的速度性能还要考虑到FPGA的资源使用情况。时间选抽的基四FFT的蝶结拓扑结构如图2所示： 基四FFT共有五

8、级蝶件，而基二FFT有十级蝶件，在获得相同性能情况下，基四FFT使用的资源肯定会相对少一些。另外，由于基四FFT进行的乘加次数少，因此速度性能和稳定性也会相应好一些。流水线基四FFT的FPGA实现流程如图3所示：     实现算法如下：    BEGIN：读取采样数据，并保存到双口RAM（DPM0DPM3）中；从DPM0DPM3中读取数据完成蝶算之后写入DPM4DPM7；a根据地址译码产生的各级蝶件读写时序从DPM4DPM7中读取数据完成蝶算之后写入DPM4DPM7；    b回到（1）（与（3a）并行）

9、；从DPM4DPM7中读取数据完成蝶算之后位反转写入DPM8DPM11；    判断是否结束。    END块浮点运算在每一级蝶形运算完成之后的时序缝隙中完成。3结论经过硬件的优化设计与仿真，在Xilinx的Vertex系列300万门的FPGA上（速度等级为6），1K点复数FFT的硬件实现时钟频率可以达到109817MHZ，运算时间可以控制在12us以内。同时，扩频测距性能的仿真结果如表1：注：此处的时间性能是指处理器的处理性能，也就是从接收完数据到处理完数据所经历的时间。不同的L和码速率对应不同点数的FFT。传统的测距系统如：激光干

10、涉（衍射）测距、超声波测距等均要受到测量条件的限制，并在强干扰、低信噪比的条件下测距结果往往会受到影响，甚至结果不可信任。本方案由于采用了扩频技术可以屏蔽掉突发干扰和载波干扰，对试验条件的要求降低了，并且在信早比低至15 dB的条件下仍能将测量精度控制在009 m。同时，测量过程的时间特性几乎与激光干涉测距一样可以做到实时，比起超声测距要好，很适合在中低炸高的引信技术中使用。 参考文献1XING KefeiA DSSSBased Distancemeasuring Solution inLowSNRConditionCIn：The Notification of 5th International symposium on Test and Measurement（ISTM2003），Jun 20032杨波，杨俊，邢克飞基于ADSP21535多区域内存的FFT性能评估J电子产品世界，