simulation20140403网络学堂

1、Cadence NC-Sim工具简介陈 虹微学研究所hongchen12014/4/2主要内容面向RTL的Verilog语法面向综合的Verilog语法子集 代码结构 电路描述 组合逻辑电路 时序逻辑电路面向测试的Verilog语法子集Cadence：NC；Synopsis：VCSMentor：Msim22014/4/2LINUX系统方式用户界面文本界面（SSH:Secure Shell）（Xmanager/xshell）图形界面（Xmanager/xshell）桌面（VNC: Virtual Network Computing）文件传输FTP:File Transfer Protocol32

2、014/4/2常用UNIX/LINUX命令pwdcd mkdir显示当前目录进入自目录建立子目录ls al显示文件名文件拷贝文件改名，移动删除文件，不提示cp r mv rm frm rf（rm提示）删除所有文件及子目录geditcat编辑文件 （偶会和NC 显示文件内容）gftp&图形化的FTP工具运行程序42014/4/2Cadence Tools工具Verilog XLNC-Sim (NC-vlog, NC-vhdl)检查工具SimVision两个工具集成在一起52014/4/2步骤1.设置环境，相关文件放在一个目录2.3.编写Verilog代码：可综合的代码+测试代码编译（VHDL/V

3、erilog Compiler, Elabrator）把verilog代码变成计算机可执行的中间文件（Simulate）执行中间文件4.5.分析（Waveform,List,Event,Drivers）看波形及其他62014/4/2设置运行模式启动命令：nclaunch &选择多步操作72014/4/2设置工作环境选择File Set Design Directory菜单 第一次运行nclaunch设定工作目录，产生设计库worklib 源文件目录和目录82014/4/2设置工作环境 暂时忽略此警告，在进行文件编译之后将自动生成hdl.var文件，重新载入工作目录后（File Set Desi

4、gnDirectory）警告将消失。92014/4/2编辑代码gedit & 文件名菜单View Highlight Mode-Sources选择verilog，可亮显关键字对所有的verilog文件都要操作一遍gedit /kedit/nedit2014/4/210集成电路设计与实践编译ToolVerilog Compiler菜单工具栏每个module对应一个标志112014/4/2Elaborator用鼠标左键选择Nclaunch右面窗口里工作目录（worklib）下的顶层实体worklib tbmoduleElaborate选择工具栏选择最顶层的设计做elaborate，产生snapsh

5、ot 做选择工具栏然后点击simulateSimulate122014/4/2检查错误Error错误定位不一定准从第一个错误查起Warning不能忽略既无error也无warning才能继续，否则可能不对结果132014/4/2Cadence NC/SimVision1.2.设计浏览窗口：Design Browser窗口：Console3.4.波形窗口：Waveform寄存器窗口：Register5.源代码窗口：Source142014/4/2设计浏览窗口器testbenchUUT树状结构：右边是当前层次的信号，选择信号进行观测152014/4/2窗口可选择时间如100 ns162014/4/

6、2在波形窗口中调试常用按钮：+-=：放大缩小波形；停止；定位搜索值，或直接跳到某个信号下一个值172014/4/2寄存器窗口定制要观测的信号态机的每个节拍的状态变化182014/4/2源代码和驱动窗口192014/4/2看每行代码怎么执行（不用） Verilog代码并行执行的看某个信号是否被多个进程赋值原理图窗口202014/4/2作业31. 设计一个具有奇校验功能的串行发送电路：电路输入1个时钟周期宽度的输入数据产生有效脉冲strobe，输入数据din为8位，Strobe为高电平期间输入数据有效。电路把输入的数据按从高到低的顺序依次从dout端发送出去。在发送完8位数据后发送一位的奇校验位。

7、212014/4/2作业3（续）2、设计两个员赛跑计时的秒表：秒表的输入只有时钟（clk）和一个按键（key），假设key已经经过防抖动和脉冲宽度处理，每按一次，key是持续一个时钟周期的高电平脉冲 不需要对key再做任何处理。按键key的功能如下：按第一下key，开始计数，并输出计数值；员到终点时按第二下key，秒表记住第一个第一个员到终点的时间，但还在继续计数并输出计数值；员到终点时按第三下key，停止计数，这时输出的计第二个数值就是第二个员用的时间；然后按第四下key，秒表输出第一个员到终点的时间，即按第二下key时记住的计数值；按第五下key，秒表清0，新的周期开始。222014/4/2作业3（续）3、 设计一个器接收解码电路接收到的串行数据的格式为：4位同步码“0101”，4位数据（高位在前），1位奇（对前8位数据校验）。解码电路检测到校验位正确后，输出数据及一个时钟周期的数据有效脉冲。如果校验位错误，则不输出数据，也不输出数据有效脉冲。232014/4/2作业3的要求1、画出电路结构示意图。2、完成RTL级代码的设计及Cadence NC