毕业设计（论文）-基于FPGA的直接数字频率合成器的研究与应用

1、毕业设计论文-基于FPGA的直接数字频率合成器的研究与应用 院 系 电气工程系 专 业 电子信息工程 年 级 2005 姓 名 范军 题 目 基于FPGA的直接数字频率合成器的研究与应用 指导教师 评 语 指导教师 签章 评 阅 人评 语 评 阅 人 签章 成 绩 辩论委员会主任 签章 年 月 日 毕业设计论文任务书班 级 电子信息05 学生姓名 学 号 20059180 发题日期：2021 年 2 月 23 日 完成日期：毕业当年的6月14日题 目 基于FPGA的直接数字频率合成器的研究与应用 1、本论文的目的、意义 现代社会大量需要分辩率及转换速度及低噪声的信号源，这种信号源广泛采用频率合

2、成技术， 目前频率合成技术主要三种种方式：DAS、PLL、DDS，DAS现在较少用，PLL用途较广，但高分辨率与转换速度存在矛盾且为大步进频率合成，而DDS简单可靠，很高的分辩率及转换速度。本设计基于FPGA的DDS技术来设计一台正弦波信号源。 2、学生应完成的任务 . 1掌握DDS合成技术的原理、方法及应用 2掌握利用FPGA技术实现直接数字频率合成器的方法 3基于FPGA的直接数字频率合成器的应用-设计一台正弦波信号源 并进行仿真调试 4尽可能高的分辨率和精度 3、论文各局部内容及时间分配：共 16 周第一部份 毕业设计前期准备及任务书下达 2 周第二局部 收集、调研、整理资料、购思、方案

3、确定 2 周第三局部 硬软件设计、仿真调试阶段 6 周第三局部 论文撰写 3 周第四局部 审校 1 周评阅及辩论 2 周指导教师： 2021年2月23日审 批 人： 2021年2月23日摘 要 频率合成技术广泛应用于通信、航空航天、仪器仪表等领域。目前，常用的频率合成技术有直接式频率合成、锁相频率合成和直接数字频率合成 DDS 。 DDS系统可以很方便地获得频率分辨率很精细且相位连续的信号，也可以通过改变相位字改变信号的相位，因此也广泛用于数字通信领域。 本论文是利用FPGA设计实现DDS系统。DDS是把一系列数字量形式的信号通过D/A转换形成模拟量形式的信号的合成技术。主要是利用高速存储器作

4、查寻表，然后通过高速D/A转换器产生已经用数字形式存入的正弦波 或其他任意波形 。一个典型的DDS系统应包括:相位累加器，可在时钟的控制下完成相位的累加 一般由ROM实现 :DA转换电路，将数字形式的幅度码转换成模拟信号。 本文进行了DDS系统分析和设计，包括DDS系统框图的设计，相位控制字和频率控字的设计，以及软件和硬件设计，重点在于利用FPGA改良设计，包括控制系统 频率控制器和初始相位控制器 ，寻址系统 相位累加器和数据存储器 ，以及转换系统 D/A转换器和滤波器 的设计。介绍了利用现场可编程逻辑门阵列 FPGA 实现数控振荡器 DNO，即DDS 的原理、电路结构，重点介绍了DDS技术在

5、FPGA中的实现方法，给出了采用ALTERA公司的FLEX 10K系列FPGA芯片EPF 10K20TC 144-4芯片进行直接数字频率合成的VHDL源程序。关键词:直接数字频率合成 DDS ; 现场可编程门阵列 FPGA ；硬件描述语言Abstract The technology of Frequency Synthesis, which consist of Direct Synthesis,Phase-locked Synthesis and Direct Digital Synthesis is widely used in theory ofcommunication, aeron

6、autics and instrument, etc. By using the DDS system, we canobtain signals with high definition infrequency and with sequential phase. The system realized this time which is achieved by FPGA is a DDS system that hasthe function of digitized frequency modulation of analog signals.DDS is a method thatc

7、an transform the digitized signals into analog signals by means of DAC. With the helpof the high-speed ROM which is used as a look-up-table, the sin-waveforms or otherwaveforms can be obtained by using the high-speed DAC. The common DDS iscomposed of three part. The Phase Adder, which accomplish the

8、 accumulation of thephase; The Phase Code-Amplitude Code Transformer, which is realized by ROM; TheDAC, which transforms the digital signals into analogy signals. According to the design parameters, the paper has undergone the DDS systemanalysis and designs, including the design of DDS system block-

9、diagram, the design ofphase-controlling word and frequency-controlling word, and the design of software andhardware. The keystone rests with improving the design, including the design of the controlling system frequency-controllor and original phase-contrllor ,addressing system phase accumulator and

10、 data memorizer and conversion system D/A converter and filter , presents the VHDL fountainhead program of Direct Digital Synthesizer, using the EPF l OK20TC 144-4 chip of the FPGA chip which belongs to the ALTERA corporations FLEXIOK series.KeyWords: DDS; FPGA; VHDL目 录第1章 绪论11.1问题的提出11.2国内外研究现状11.3

11、本设计的内容2第2章 频率合成技末概述32.1频率合成技术3率合成3率合成3字频率合成42.2频率合成器的主要技术指标52.3直接数字频率合成6 DDS原理6 DDS的组成7第3章 VHDL语言与可编程逻辑器件93. 1 EDA技术的开展与VHDL语言9 EDA技术9 VHDL硬件描述语言103.2 FPGA原理介绍113.3 Altera公司可编程逻辑器件开发软件12 +PLUS II的特点12 +PLUS II的设计流程13第4章.基于FPGA的DDS系统的实现154.1根本DDS系统框图154.2根本DDS各模块介绍15加器15制器15一幅度码变换电路15 DA转换器与低通滤波器164.

12、3 相位码一幅度码转换的压缩编码方案164.4根本DDS的VHDL语言描述18 ROM模块sinrom18一幅度码转换模块Atrans23DS的VHDL描述25 DA转换滤波电路27第5章 本系统性能分析与改善325.1 DDS的性能特点325.2 DDS方案设计中的考虑因素34数选择对DDS性能的影响34 DDS的杂散抑制措施34结 论37致 谢38参考文献39第1章 绪论 随着电子技术的开展，很多应用领域对信号频率的稳定性要求越来越高，而且不仅需要单一的固定频率，还需要多点频率。如短波通信接收机要求在2-30MHz的范围内提供以100Hz为间隔的280000个通信频道。为了解决既要频率稳定

13、准确，又要频率能在很大范围内变化的问题，于是产生了频率合成技术。随着数字技术的开展以及器件制作工艺水平的提高，直接数字式频率合成 DDS 得到了飞速的开展，本文所做的工作就是研究如何应用FPGA芯片来实现DDS系统。 频率合成技术是在实际应用中产生，又是在实践中不断提高的。频率合成技术始于20世纪30年代，最初采用多个频率源通过混频的方法产生更多的频率由于需要过多的三极管，因而逐渐被淘汰，最后形成目前使用的由一个晶体振荡器产生标准频率再合成多个频率点的频率合成技术。这种频率合成技术是通过多级倍频和分频，运用混频器产生所需的各种频率点，可称为直接频率合成。到了60，70年代，由于数字集成电路技术

14、的迅速开展，出现了第二代频率合成方案数字锁相环法频率合成。它的电路由压控振荡器 VCO ，可变分频器及鉴相器组成，如图1.1 1971年，美国学者J Tierncy C M Rade:和B.Gold提出了以全数字技术从相位概念出发，直接合成所需波形的一种新的频率合成原理，形成了第三代频率合成方案直接数字频率合成 DDS 。限于当时的技术和器件水平，它的性能指标尚不能与已有的技术相比，故未受到重视。近年来，随着数字技术的开展以及器件制作工艺水平的提高，DDS得到了飞速的开展，它在工作频率范围、频率转换速度、频率分辩力、相位连续性、正交输出以及易集成化方面的性能都超越了传统的频率合成器所能到达的水

15、平，使频率合成技术大大地前进了一步。图1.2是DDS的框图。本次设计是利用可编程逻辑器件PFGA完成一个可实现模拟信号的DDS系统，实现了频率合成技术和FPGA编程技术的结合。我所使用的FPGA开发软件是+PLUS II, +PLUS II是Altera公司提供的集成开发环境，界面友好，使用便捷，被业界誉为最易用易学的EDA软件。 根据设计指标，进行了DDS系统分析和设计，包括DDS系统框图的设计，相位控制字和频率控字的设计，以及软件和硬件设计，重点在于改良设计，包括控制系统 频率控制器和初始相位控制器 ，寻址系统 相位累加器和数据存储器 ，以及转换系统 D/A转换器和滤波器 的设计。介绍了利

16、用FPGA，重点介绍了DDS技术在FPGA中的实现方法，对系统性能进行了分析，提出了改善方法。第2章 频率合成技术概述 随着现代电子技术的不断开展，对信号的频率的准确度和稳定性要求越来越高，一般的振荡器已不能满足要求，于是出现了高稳定和高准确的晶体振荡器。但晶体振荡器产生的只是单一频率的信号或只能在很小范围内微调。然而，在通信、雷达、仪表、宇航等领域往往需要在一定频率范围内提供一系列稳定和准确的频率，这就需要频率合成技术。常用的频率合成技术有三种:率合成直接频率合成理论大约在20世纪30年代中期开始形成，当时是利用单个或多个不同频率的晶体振荡器作为基准信号源，经过倍频、分频、混频等途径直接产生

17、许多离散频率的输出信号，这就是最早应用的频率合成器，称之为直接式频率合成器。采用单一个或多个不同频率的晶体振荡器作为基准信号源，经过具有加减乘除四那么运算功能的混频器、倍频器、分频器和具有选频功能的滤波器的不同组合来实现频率合成。利用不同组合的四那么运算，即可产生大量的、频率间隔较小的离散频率系列。根据参考频率源的数目和四那么运算电路组合的不同，直接式频率合成器有着许多不同的形式。如可由较多晶体振荡器或频率源同时提供基准频率，或仅由一个或少数几个晶体振荡器提供基准频率率合成 相位反应理论和锁相技术应用于频率合成领域，产生了间接式频率合成器。所谓间接式是指合成器的输出信号不是直接从参考源经过变换

18、而得，而是由锁相环的压控振荡器间接产生所需要的频率输出，所以，间接式频率合成器又称为锁相频率合成器。它是基于锁相环路的同步原理，从一个高准确度、高稳定度的参考晶体振荡器综合出大量离散频率的一种技术。锁相频率合成器由基准频率产生器和锁相环路两局部构成。基准频率产生器为合成电路提供一个或几个高稳准的参考频率，锁相环路那么利用其良好的窄带跟踪特性，使频率准确地锁定在参考频率或其某次谐波上，并使被锁定的频率具有与参考频率一致的频率稳定度和较高的频谱纯度。由于锁相环路具有良好的窄带滤波特性，故其输出信号质量较直接式频率合成器得到明显的改善。锁相技术在频率合成中的成功应用，使频率合成技术获得突破性进展。锁

19、相频率合成器的结构简单、输出频率成分的频谱纯度高，而且易于得到大量的离散频率等优点引起了人们的极大关注，为频率合成器的广泛应用打下了根底。 在锁相频率合成器中，输出频率系列是由压控振荡器 wco 产生的。该频率在环路的鉴相器中，不断地与来自石英晶体振荡器的基准频率进行相位比较，并通过比较后产生的误差信号对振荡频率进行校准，使输出频率系列中的任一频率均具有与基准频率相同的频率稳定度。由于鉴相器要求进行相位比较的两输入频率在数值上相等，由此形成了多种锁相频率合成的方法。字频率合成 数字技术的飞速开展，使频率合成技术也跃上了一个新的台阶。1971年，美国学者J Tierncy, C M Rade:和

20、B.Gold提出了以全数字技术从相位概念出发，直接合成所需波形的一种新的频率合成原理。限于当时的技术和器件水平，它的性能指标尚不能与已有的技术相比，故未受到重视。近年来，随着数字技术的开展以及器件制作工艺水平的提高，直接数字式频率合成 DDS 得到了飞速的开展，它在工作频率范围、频率转换速度、频率分辩力、相位连续性、正交输出以及易集成化方面的性能都超越了传统的频率合成器所能到达的水平。使频率合成技术大大地前进了一步。 DDS是用数字控制方法从一个标准参考频率源产生多种频率的技术，它是把一系列数字量形式的信号通过D/A转换形成模拟量形式的信号的合成技术。利用高速存储器作查寻表，然后通过高速D/A

21、转换器产生已经用数字形式存入的正弦波 或其他任意波形 。DDS在相对带宽、频率转换时间、相位连续性，正交输出、分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能到达的水平，为各种电子系统提供了优于模拟信号源性能的高质量的频率源。目前它正朝着系统化，小型化、模块化和工程化的方向开展，性能越来越好，使用越来越方便，是目前应用最广泛的频率合成器之一。本次设计就是研究DDS的实现及应用。 频率合成器技术指标有很多，在不同的场合有不同的适用描述，但其中最主要和最普遍的技术指标如下: 合成器最高与最低输出频率所确定的频率范围，称为合成器的工作频率范围。在此范围内，合成器能输出间隔一定的众多

22、离散频率中的某一振荡频率 称为信道 或某几个振荡频率。各振荡频率的稳定度及其它性能均应满足系统的性能要求。 每个离散频率之间的最小间隔称为频率间隔，又称分辨力，频率间隔的大小，随合成器的用途而不同。例如，短波单边带通信的频率间隔一般为100Hz，有时为IOHz,1Hz甚至0.1 Hz。超短波通信那么多取50kHz，有时也取为25kHz,12.5kHz,等等。由一个工作频率转换到另一个工作频率并到达稳定所需的时间。其数值与合成器的电路形式有关。 频率稳定度是指在规定观测时间内，合成器输出频率偏离标称值的程度，一般用该偏离值与输出频率的相对值来表示。准确度那么表示实际工作频率与其标称值之间的偏差，

23、又称频率误差。稳定度与准确度有着密切的关系，因为只有频率稳定度高，频率准确度高才有意义。 频谱纯度是指输出信号频谱的纯洁程度。可以用输出端的有用信号电平与各寄生频率总电平之比的分贝数表示。在一般情况下，合成器在选定输出频率附近的频谱分布。可见，除有用频率外，其附近尚存在各种周期性干扰与随机干扰以及有用信号的各次谐波成分。这里，周期性干扰多数来源于混频器的高次组合频率，它们以某些频差的形式，成对地分布于有用信号的两边。而随机干扰那么是由设备内部各种不规那么的电扰动所产生，并以相位噪声的形式分布于有用频谱的两侧。有时也把各种周期性干扰视为另一种相位噪声。 DDS原理 对于正弦信号发生器，它的输出可

24、以用下式来描述： S Asint Asin 2ft 2-1其中S是指该信号发生器的输出信号波形，f是指输出信号对应的频率。上式的表达对于时间t是连续的，为了用数字逻辑式实现该表达式，必须进行离散化处理，用基准时钟clk进行抽样，令正弦信号的相位： 2ft 2-2在一个clk周期T ,相位的变化量为： 2fT 2-3其中 f 是指clk的频率对于2可以理解为“满相位，为了对进行数字量化，把2切割成2份，由此每个CLK周期的相位增量用量化值B来描述：B?2 ,且 B为整数。与式3联立。可得B 2? 2-4显然，信号发生器的输出可能为：S Asin + Asin? B+ B Af B+ B 2-5其

25、中 指前一个clk周期的相位值，同样得出B?2 2-6 DDS的组成由上面的推导，可以看出，只要对相位的量化增量进行简单的累加运算，就可以得到正弦信号的当前值，而用于累加的相位增量量化值B决定了信号的输出频率f，并呈现简单的线形关系。直接数字合成器DDS就是根据上述原理而设计的数字控制频率合成器。图2.1 根本DDS结构如图2所示的是一个根本的DDS结构，主要由相位累加器、同步存放器、正弦ROM查找表、D/A构成。相位累加器是整个DDS的核心，在这里完成上文原理推导中的相位累加功能。相位累加器由N位加法器与N位累加存放器级联构成。，又由于B与输出频率f是简单的线形关系：B 2?。相位累加器的输

26、入即相位增量又可以称为频率控制字，用K来表示。每来一个时钟脉冲，加法器将k与累加存放器输出的累加相位数据相加，把相加后的结果送到累加存放器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的出频率就是DDS输出的信号频率。不变的情况下，K的大小控制了D8D0从最小到最大变化所用的时间。K大，每次运算的结果较前一次的数据增长就大，因而地址数据循环一周所需时间就短，这意味着D/A转换器输出的波形频率就高。

27、反之那么相反。用相位累加器输出的数据作为波形存储器ROM的相位取样地址。这样就可把存储在波形存储器内的波形抽样值二进制编码经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯洁的正弦波信号。查找表Look-Up-Table 的原理与结构采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表Look-Up-Table 简称为LUT，LUT本质上就是一个RAM。 目前FP

28、GA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。下面是一个4输入与门的例子，实际逻辑电路LUT的实现方式a,b,c,d 输入逻辑输出地址RAM中存储的内容00000000000001000010.0.01111111111基于查找表LUT 的FPGA的结构 1 输入设计工程 逻辑设计的输入方法有原理图输入 .gdf 、文本输入

29、 .vhd 、波形输入 .wdf 及第三方EDA工具生成的设计网表文件输入 .sch, .edf, .Ynf 等。输入方法不同，生成的设计文件的名称后缀就不同。 2编译设计工程 首先，根据设计工程要求设定编译参数和编译策略，如器件的选用、引脚的锁定、逻辑综合方式的设置等。然后对设计工程进行网表提取、逻辑综合、器件适配并产生报告文件 .rpt ，延时信息文件 .snf 和器件编程文件 pof, .sof, .jed 供分析、仿真和编程。 3校验设计工程 设计工程校验方法包括功能仿真、模拟仿真和定时分析。 功能仿真是在不考虑器件延时的理想情况下仿真设计工程的一种工程校验方法，也称为前仿真。通过功能

30、仿真.可以验证一个工程的逻辑功能是否正确。 模拟仿真 时序仿真 是在考虑设计工程具体适配器件的各种延时的情况下仿真设计工程的一种工程验证方法，也称为后仿真。时序仿真不仅测试逻辑功能，而且测试目标器件最差情况下的时间关系。通过时序仿真，在设计工程编程到器件之前进行全面测试，以确保在各种可能的条件都有正确的响应。 定时分析用来分析器件引脚及内部节点之间的传输延时、时序逻辑的性能以及器件内部各种存放器的建立保持时间。 4编程验证设计工程用+PLUS II编程器通过Altera编程硬件或其他工业标准编程器，将经过仿真确认后的编程目标文件编入所选定的可编程逻辑器件中，然后参加鼓励信号，测试是否到达设计要

31、求。 5 CPLDDN-2004下载软件 本次设计使用的CPLDDN-2004是与Altera公司+PLUS 11开发软件配套使用的下载软件。该下载软件具有操作简单、功能强大等优点，不仅可完成设计程序的下载功能，而且其自带的MIF生成器非常适合本次设计所须的ROM初始化文件的生成。图1.1 DDS原理框图 加器 相位累加器是DDS系统的核心，其功能就是完成第二章描述的DDS实现原理中的相位累加功能。为了充分发挥DDS的优越性，一般累加器的位数都比较大，频率字可控制DDS的输出频率，可根据需要来设定。存放器的作用是保证当频率字改变时不会干扰相位累加器的工作。 制器 相位调制器也是一个加法器。它的

32、功能是改变输出信号的相位。本系统可以很方便地获得任意相位的正弦信号，这在很多应用中是十分有利的。例如在电视、通信等领域，往往需要相位相差pi/2,的正交信号，这时只需改变相位字的值就可以很容易获得正交信号。存放器的作用是消除干扰。 一幅度码变换电路 本电路的核心是一个正弦查找表，正弦查找表主要完成相位序列 相位码 向幅度序列 幅度码 的转换。这里，用ROM构造一个查找表。如果把相位码作为ROM的地址，只要在该地址中存储相应的正弦幅度码作为数据，就可通过相位码寻址ROM，输出正弦函数。ROM的地址位数address和数据位数q越长，输出的精度就越高。但该address和q的位数受ROM容量的限制

33、，要合理安排。通常有两个方法可降低ROM的占用量: 1 .选择合理的编码方式，这一点将在后面详细说明。 2 .进行有选择地截断。 为了发挥DDS的优点，一般频率字freqw的字长较大，设为M。而ROM的地址位数受容量限制，只能取K lM K 位，那么可以将freqw的低 M-K 位舍去 即截断 ，只取其高K位作为ROM的地址位。截断会导致相位噪声的增加，这一点在设计时应引起重视。后面将分析此噪声。 DA转换器与低通滤波器 DA转换器 DAC 和低通滤波器的作用是将幅度码转变成模拟信号。由于DAC输出为阶梯波，需通过低通滤波器取出其低频成分 即DDS输出 。DAC的输入信号来自ROM的数据输出和

34、幅度求补器的输出位。由前述可知，为节省ROM的容量，我们只是存储了pi/2相位的幅度信息，通过相位求补，获得0-pi的幅度码，通过幅度求补获得0-2pi的幅度码，ROM的输出和幅度求补的输出位并不能保证同时加至DAC的输入端，为此，在DAC数据输入之前通过存放器使数据稳定后再加至D/A转换器。4.3 相位码一幅度码转换的压缩编码方案为节省ROM的内存，本次设计采用了第二章所述压缩内存的方案，同时又充分利用了CPLD/FPGA的特点和vHDL语言的灵活性，对相位码一幅度码转换进行了巧妙的压缩编码，实现了只存储0-pi/2的幅度码复原0-2pi的幅度的功能。下面介绍本次编码方案。 内存中只存储pi

35、/2的幅度码，对应正弦函数的值域为0, 1。设ROM的地址位和数据位均为8位，共有256个地址。为便于分析，将正弦函数的值域扩大255倍，即值域为0255，此值域正好与数据码 幅度码 有一一对应的关系，便于数据的编码。而实际_正弦函数的值域是-1-+1，扩大255倍就是-255一+255。由于DAC不便于表示负数，可将上值的范围变形为0511，这样，输入到DAC的位数 即幅度码 就应为9位，但ROM输出的幅度码只有8位且只存储了0 /2相位，故要经过处理。该过程可用图4.2表示。 下面着重分析编码的过程。观察图4.3正弦函数的波形，各点的相位码 共10位，从高到低依次为a9,a8, a7, a

36、6, a5, a4, a3, a2, al, a0 和相应DAC的输入 共9位，从高到低设为b8, b7, b6, b5, b4, b3, b2, b1, b0 为:图4.3 正弦波的幅度和相位 A点:相位码a9.0 0000000000 幅度码b8.0 011111111 B点:相位码a9.0 0011111111 幅度码b8.0 111111111 C点:相位码a9.0 0111111111 幅度码b8.0 011111111 D点:相位码a9.0 1011111111 幅度码b8.0 000000000 E点:相位码a9.0卜1111111111 幅度码b8.0 011111111 从上

37、述各点可见a9 a8可反映正弦波的相位信息: 第一象限:a9 0 ， a8 0; 第二象限:a9 0, a8 1; 第三象限:a9 1, a8 0; 第四象限:a9 1, a8 1; 对于第一象限，存储器中已存储了相位码对应的幅度码的低8位，只要使b8 1再令ROM的8位输出等于b7.0即可。 对于第二象限，b8 1，但b7.0要对二/2求补，即b7.0 11111111 减a7.0对应的幅度码， 对于第三象限的编码，问题那么要复杂一些。观察P点和Q点，P点的幅度码在数字上应为111111111减去Q点的幅度码，而P点与Q点的相位码相差兀 即0111111111 ，因此在取P点的幅度码时，应首

38、先用P点的相位码减去0川川川，再用所得的值的低8位 即Q点的相位码的低8位 对ROM寻址，用11111111减去寻址所得的幅度码就是P点的幅度码的b7.0，当然P点幅度码的b8 0a而对于第四象限的编码，如R点，其幅值应为“111111111减去S点的幅度码，R点与S点的相位码也相差0111111111，和前述一样可以由S点的值得出R点的幅度码。上述第三象限和第四象限的编码，就是框图中幅度求补的过程。 ROM模块sinromROM模块中存储了pi/2的幅度码，ROM的地址位来自相位码处理电路。端口说明:address: ROM的地址位。q: ROM的数据输出端。程序:LIBRARY ieee;

39、USE ieee.std_ logic_1164.a11;ENTITY sinrom ISPORT address :IN STD_LOGIC_ VECTOR 7 DOWNTO 0 ;inclock: IN STD LOGIC:q:OUT STD LOGIC VECTOR 7 DOWNTO 0 ;END sinromARCHITECTURE SYN OF sinrom ISSIGNAL sub_ wire0:STD_ LOGIC_ECTOR 7 DOWNTO 0 COMPONENT lpm_ romGENERIC lpm_ width:NATURAL; lpm_ widthad:NATURAL

40、; lpm_ address_ control:STRING;Ipm_ outdata:STRING;Lpm_ f i1e:STRING ;PORTaddress:1N STD_ LOGIC_ VECTOR 7 DOWNTO 0 inclock:STD_ LOGIC;9:OUT STD_ LOGIC_ VECTOR 7 DOWNTO 0 ;END COMPONENT;BEGINq sub_ wire0 7 DOWNTO 0 ;lpm_rom_ component:lpm_ romGENERIC MAP LPM WIDTH 8. LPM WIDTHAD 8, LPM ADDRESS CONTRO

41、L REGISTERED LPM OUTDATA UNREGISTERED. LPM FILE e:/2work/sinrom2.mif PORT MAP address addressinclock inclockq sub_ wire0 ; END SYN; 程序说明: 本程序使用了LPM-ROM的文本方式调用，故在使用前应首先生成LPM-ROM的VHDL文件。ROM的初始文件为e:2worksinrom2.mif。下面介绍ROM的初始化mif文件的生成MATLAB程序clear all;close all;clc;index linspace 0,2*pi,28+1 ;sin_val f

42、ix 28-1 *sin index +0.5 ;fid fopen E:cosine.mif,w ;fprintf fid,WIDTH 8;n ;fprintf fid,DEPTH 256;n ;fprintf fid,ADDRESS_RADIX UNS;n ;fprintf fid,DATA_RADIX DEC;n ;fprintf fid,CONTENT BEGINn ;for j 1:256 i j-1; fprintf fid,%3d,i ; fprintf fid, : ; fprintf fid,%3d,sin_val j ; fprintf fid,;n ;endfprintf

43、 fid,END;n ;fclose fid ;运行后生成的ROM的初始化mif文件如下WIDTH 8;DEPTH 256;ADDRESS_RADIX UNS;DATA_RADIX DEC;CONTENT BEGIN 0 : 0; 1 : 2; 2 : 3; 3 : 5; 4 : 6; 5 : 8; 6 : 9; 7 : 11; 8 : 13; 9 : 14; 10 : 16; 11 : 17; 12 : 19; 13 : 20; 14 : 22; 15 : 23; 16 : 25; 17 : 27; 18 : 28; 19 : 30; 20 : 31; 21 : 33; 22 : 34; 2

44、3 : 36; 24 : 37; 25 : 39; 26 : 41; 27 : 42; 28 : 44; 29 : 45; 30 : 47; 31 : 48; 32 : 50; 33 : 51; 34 : 53; 35 : 54; 36 : 56; 37 : 57; 38 : 59; 39 : 60; 40 : 62; 41 : 63; 42 : 65; 43 : 67; 44 : 68; 45 : 70; 46 : 71; 47 : 73; 48 : 74; 49 : 76; 50 : 77; 51 : 79; 52 : 80; 53 : 81; 54 : 83; 55 : 84; 56 :

45、 86; 57 : 87; 58 : 89; 59 : 90; 60 : 92; 61 : 93; 62 : 95; 63 : 96; 64 : 98; 65 : 99; 66 : 100; 67 : 102; 68 : 103; 69 : 105; 70 : 106; 71 : 108; 72 : 109; 73 : 110; 74 : 112; 75 : 113; 76 : 115; 77 : 116; 78 : 117; 79 : 119; 80 : 120; 81 : 122; 82 : 123; 83 : 124; 84 : 126; 85 : 127; 86 : 128; 87 :

46、 130; 88 : 131; 89 : 132; 90 : 134; 91 : 135; 92 : 136; 93 : 138; 94 : 139; 95 : 140; 96 : 142; 97 : 143; 98 : 144; 99 : 146;100 : 147;101 : 148;102 : 149;103 : 151;104 : 152;105 : 153;106 : 154;107 : 156;108 : 157;109 : 158;110 : 159;111 : 161;112 : 162;113 : 163;114 : 164;115 : 165;116 : 167;117 :

47、 168;118 : 169;119 : 170;120 : 171;121 : 172;122 : 174;123 : 175;124 : 176;125 : 177;126 : 178;127 : 179;128 : 180;129 : 181;130 : 183;131 : 184;132 : 185;133 : 186;134 : 187;135 : 188;136 : 189;137 : 190;138 : 191;139 : 192;140 : 193;141 : 194;142 : 195;143 : 196;144 : 197;145 : 198;146 : 199;147 :

48、 200;148 : 201;149 : 202;150 : 203;151 : 204;152 : 205;153 : 206;154 : 207;155 : 208;156 : 208;157 : 209;158 : 210;159 : 211;160 : 212;161 : 213;162 : 214;163 : 215;164 : 215;165 : 216;166 : 217;167 : 218;168 : 219;169 : 220;170 : 220;171 : 221;172 : 222;173 : 223;174 : 223;175 : 224;176 : 225;177 :

49、 226;178 : 226;179 : 227;180 : 228;181 : 228;182 : 229;183 : 230;184 : 231;185 : 231;186 : 232;187 : 232;188 : 233;189 : 234;190 : 234;191 : 235;192 : 236;193 : 236;194 : 237;195 : 237;196 : 238;197 : 238;198 : 239;199 : 240;200 : 240;201 : 241;202 : 241;203 : 242;204 : 242;205 : 243;206 : 243;207 : 244;208 : 244;209 : 244;210 : 245;211 : 245;212 : 246;213 : 246;214 : 247;215 : 247;216 : 247;217 : 248;218 : 248;219 : 248;220 : 249;221 : 249;222 : 249;223 : 250;224