virtex5存储器接口应用指南概述

1、提要本文提供了支持 Virtex 系列和 Spartan 系列 FPGA 的所有 Xilinx 存储器接口的应用指南概述。此外，还列举了当今流行的存储器技术的部分主要功能。针对每一个应用指南，都对数据采集技术、时钟控制机制、FPGA 资源的使用以及存储器支持技术作了简要的描述。简介存储器接口是一种源同步接口，在这种接口技术中，时钟/DQS 和从存储器件传输来的数据实现边沿对齐。大多数存储器接口和控制器供应商都将读数据采集的实现留给用户去完成。实际上，在 FPGA 中实现读数据采集是设计中最具挑战性的部分。Xilinx 针对不同存储器技术和性能要求提供了多项读数据采集技术，并且都曾在 Xilin

2、x FPGA 中实现和验证。下面简单介绍一下当今流行的存储器技术。双倍数据速率同步动态随机访问存储器 双倍数据速率同步动态随机访问存储器 (DDR SDRAM) 的主要功能包括： 采用 SSTL-2.5V I/II 级 I/O 标准的源同步读写接口 在 DQS 的正边沿和负边沿都可提供数据 与读数据输出边沿对齐，且必须与写数据输入中心对齐的双向非自由运行单端 DQS 每 4 个或 8 个数据位提供一个 DQS 提供不同的数据总线宽度：8、16 和 32（针对不同组件）以及 32、64 和 72（针对 DIMM） 支持对突发数据长度为 2、4 或 8 个数据字的读写，其中每个数据字的长度等于数据

3、总线的宽度 读延迟为 2、2.5 或 3 个时钟周期，频率为 100 MHz、133 MHz、166 MHz 和 200 MHz 访问非活动行中的列地址时要求行激活命令 每 7.8 s 要求一次刷新 通电后及正常操作前要求初始化顺序双倍数据速率同步动态随机访问存储器 双倍数据速率同步动态随机访问存储器 (DDR2 SDRAM) 是 DDR SDRAM 的第二代产品，其主要功能包括：采用 SSTL-1.8V I/II 级 I/O 标准的源同步读写接口 在 DQS 的正边沿和负边沿都可提供数据 与读数据输出边沿对齐，且必须与写数据输入中心对齐的双向非自由运行差分 DQS 每 4 个或 8 个数据位

4、提供一个差分 DQS 对 提供不同的数据总线宽度：4、8 和 16（针对不同组件）以及 64 和 72（针对 DIMM） 支持对突发数据长度为 4 个或 8 个数据字的读写，其中每个数据字的长度等于数据总线的宽度 读延迟时间为至少三个时钟周期，频率范围为 200 MHz 至 400 MHz 访问非活动行中的列地址时要求行激活命令每 7.8 s 要求一次刷新 通电后及正常操作前要求初始化顺序 DDR 或 DDR 2SDRAM 的设计挑战非自由运行 DQS 和这些存储器提供的边沿对齐的读数据使得在 FPGA 中实现读数据采集接口十分困难。图1 所示为读操作过程的时序图。根据性能要求的不同，有几种不

5、同的读数据采集技术可用。表1 所列的应用指南提供了这些技术的详情。对于低频率 (100 MHz) 接口，读存储器 DQS 可忽略不计，而使用 DCM 相移输出。图2 所示为使用 DCM 相移输出的数据采集框图。对于更高频率 (133 MHz 到 200 MHz) 的接口，必须使用读存储器 DQS，以实现较高的余量。为了将DQS 置于数据采集窗口的中心，必须将其延迟。被延迟的 DQS 利用本地时钟资源分布到 FPGA 中。-使用 PCB 上的离散延迟组件或额外迹线长度的外部延迟的 DQS（如图3 所示）-FPGA 中使用连续校准延迟单元的内部延迟的 DQS-CLB 触发器中的读数据采集（如图4

6、所示） LUT RAM FIFO 中的读数据采集（如图5 所示） 对于高频率接口，Virtex-4 器件将 64 tap 绝对延迟单元内置到每个 I/O 中，形成所谓的 IDELAY 模块。每个 tap 的分辨率约为 75 ps，因处理过程、电压和温度而略有差异。此功能的灵活性使得读数据的采集简单易行。-数据采集的直接时钟技术对读数据进行了延迟，这样 FPGA 时钟可被置于有效数据窗口的中心。读存储器 DQS 用于决定读数据的延迟时间。找出存储器 DQS 和 FPGA 时钟之间的相位关系，即可决定读数据的延迟时间。（图6 所示为这种数据采集方法的框图。）-利用 SERDES 技术，读数据在 I

7、SERDES 的被延迟 DQS 域中采集，然后在其 FPGA 时钟域中重新采集。IDELAY 单元用于延迟读 DQS，将其置于读数据窗口的中心。读 DQS 和读数据都被进一步延迟，以便与 FPGA 的时钟域对齐。接收到的串行双倍数据速率 (DDR) 读数据使用 ISERDES 转换为 4 位并行单倍数据速率 (SDR) 数据，频率为接口频率的一半。差分 DQS 被置于 clock-capable I/O 对上，以访问 BUFIO 时钟资源。BUFIO 时钟资源将被延迟的读 DQS 布线到对应数据 ISERDES 时钟输入。图7 所示为 Virtex-4 器件中 SERDES 数据采集技术的框图

8、。对于高频率接口，Virtex-5 器件（类似于 Virtex-4 器件）将 64 tap 绝对延迟单元 (IDELAY) 和输入串行器/解串器 (ISERDES) 内置到每个 I/O 中。每个 tap 的分辨率约为 75 ps，因处理过程、电压和温度而略有差异。此功能的灵活性使得读数据的采集简单易行。-在此技术中，读数据在 ISERDES 的被延迟 DQS 域中采集，然后在其 FPGA 时钟域中重新采集。IDELAY 单元用于延迟读 DQS，将其置于读数据窗口的中心。读 DQS 和读数据都被进一步延迟，以便与 FPGA 的时钟域对齐。接收到的串行 DDR 读数据使用 ISERDES，转换为2

9、 位并行 SDR 数据，频率为接口频率。差分 DQS 被置于 clock-capable I/O 对上，以访问 BUFIO 时钟资源。BUFIO 时钟资源将被延迟的读 DQS 布线到对应数据 ISERDES 时钟输入。图8 所示为 Virtex-5 器件中 SERDES 数据采集技术的框图。 (v1.9) 2007 年 3 月 26 日图 1: 读操作时序图图 2: IOB 触发器中使用 DCM 相移输出的数据采集图 3: IOB 触发器中使用外部延迟 DQS 的数据采集图 4: CLB 触发器中使用内部延迟 DQS 的数据采集 (v1.9) 2007 年 3 月 26 日图 5: LUT R

10、AM FIFO 中使用内部延迟 DQS 的数据采集图 6: 使用直接时钟技术的数据采集图 7: 使用 Virtex-4 ISERDES 的读数据采集四倍数据速率同步随机访问存储器四倍数据速率同步随机访问存储器 (QDR I SRAM) 的主要功能包括：采用 HSTL-2.5V I/O 标准的源同步读写接口 在 DQS 的正边沿和负边沿都可提供数据与读数据边沿对齐，且与写数据中心对齐的单向自由运行差分数据/源同步回送时钟 每 8、9 或 18 个数据位提供一个差分 DQS 对针对不同组件提供 8、9 和 18 等不同的数据总线宽度，不提供 QDR I DIMM支持对突发数据长度为 2 或 4 个

11、数据字的读写，其中每个数据字的长度等于数据总线的宽度 读延迟为 1.5 个时钟周期，频率为 154 MHz 到 267 MHz通电后不要求行激活命令、刷新或初始化顺序，从而大大提高了存储器带宽的利用率四倍数据速率同步随机访问存储器四倍数据速率同步随机访问存储器 (QDR II SRAM) 是 QDR I SRAM 的第二代产品，其主要功能包括：采用 HSTL-1.8V I/O 标准的源同步读写接口 在 DQS 的正边沿和负边沿都可提供数据与读数据边沿对齐，且与写数据中心对齐的单向自由运行差分数据/源同步回送时钟 每 9、18 或 36 个数据位提供一个差分 DQS 对针对不同组件提供 9、18

12、 和 36 等不同的数据总线宽度，不提供 QDR II SDRAM DIMM 支持对突发数据长度为 2 或 4 个数据字的读写，其中每个数据字的长度等于数据总线的宽度 读延迟为 1.5 个时钟周期，频率为 167 MHz 到 300 MHz通电后不要求行激活命令、刷新或初始化顺序，从而大大提高了存储器带宽的利用率 (v1.9) 2007 年 3 月 26 日QDR I 或QDR II SRAM的设计挑战QDR 存储器提供的自由运行数据时钟使得在 FPGA 中实现读数据采集接口更加容易。根据不同的性能要求，可使用不同的读数据采集技术。表1 所列的应用指南提供了这些技术的详情。 对于低频率 (10

13、0 MHz) 接口，读存储器接口可忽略不计，而使用 DCM 相移输出。 对于高频率接口，必须使用存储器数据时钟或源同步回送时钟，以实现较高的余量。-数据时钟 C 被输入到 DCM，而 DCM 相移输出用于采集读数据（频率高达 200 MHz）-源同步回送时钟 CQ 被输入到 DCM，而 DCM 相移输出用于采集读数据（频率高达 200 MHz）（见图9）-在 FPGA 中，使用连续校准的延迟单元对源同步回送时钟和 CQ 进行延迟，被延迟的 CQ 利用本地时钟资源（频率可高达 200 MHz）进行分配（见图4）对于高频率接口，Virtex-4 器件将 64 tap 绝对延迟单元内置到每个 I/O

14、 中，形成所谓的 IDELAY 模块。每个 tap 的分辨率约为 75 ps，因处理过程、电压和温度而略有差异。此功能的灵活性使得读数据的采集简单易行。-数据采集的直接时钟技术对读数据进行了延迟，这样 FPGA 时钟可被置于有效数据窗口的中心。读存储器时钟用于决定读数据的延迟时间。找出存储器时钟和 FPGA 时钟之间的相位关系，即可决定读数据的延迟时间。（见图6）对于高频率接口，Virtex-5 器件（类似于 Virtex-4 器件）将 64 tap 绝对延迟单元 (IDELAY) 和输入串行器/解串器 (ISERDES) 内置到每个 I/O 中。每个 tap 的分辨率约为 75 ps，因处理

15、过程、电压和温度而略有差异。此功能的灵活性使得读数据的采集简单易行。-在此技术中，读数据在 ISERDES 的被延迟 DQS 域中采集，然后在其 FPGA 时钟域中重新采集。IDELAY 单元用于延迟读 DQS，将其置于读数据窗口的中心。读 DQS 和读数据都被进一步延迟，以便与 FPGA 的时钟域对齐。接收到的串行 DDR 读数据使用 ISERDES，转换为 2 位并行 SDR 数据，频率和接口频率相同。差分 DQS 被置于 clock-capable I/O 对上，以访问 BUFIO 时钟资源。BUFIO 时钟资源将被延迟的读 DQS 布线到对应数据的 ISERDES 时钟输入。图8 所示

16、为 Virtex-5 器件中 SERDES 数据采集技术的框图。 图 8: 使用 Virtex-5 ISERDES 的读数据采集图 9: 使用 DCM 相移输出的数据采集低延迟动态随机访问存储器低延迟动态随机访问存储器 (RLDRAM II) 的主要功能包括：采用 HSTL-1.8V I/O 标准的源同步读写接口 在 DQS 的正边沿和负边沿都可提供数据与读数据边沿对齐，且与写数据中心对齐的单向自由运行差分存储器时钟 每 9 个或 18 个数据位提供一个 DQS针对不同组件提供 9、18 和 36 等不同的数据总线宽度，且不提供 DIMM支持对突发数据长度为 2、4 或 8 个数据字的读写，其

17、中每个数据字的长度等于数据总线的宽度 读延迟为 4、6 或 8 个时钟周期，频率为 200 MHz、300 MHz 和 400 MHz 由存储器件提供有效的数据信号不要求行激活命令；行和列可同时进行寻址 每 3.9 s 要求一次刷新通电后及正常操作前要求初始化顺序 (v1.9) 2007 年 3 月 26 日RLDRAM II 的设计挑战输出数据时钟由 RLDRAM II 器件进行传输，且与读数据边沿对齐。数据的采集可使用如下技术：对于高频率接口，Virtex-4 器件将 64 tap 绝对延迟单元内置到每个 I/O 中，形成所谓的 IDELAY 模块。每个 tap 的分辨率约为 75 ps，

18、因处理过程、电压和温度而略有差异。此功能的灵活性使得读数据的采集简单易行。-数据采集的直接时钟技术对读数据进行了延迟，这样 FPGA 时钟可被置于有效数据窗口的中心。读存储器 DQS 用于决定读数据的延迟时间。找出存储器 DQS 和 FPGA 时钟之间的相位关系，即可决定读数据的延迟时间。（图6 所示为这种数据采集方法的框图。）对于高频率接口，Virtex-5 器件（类似于 Virtex-4 器件）将 64 tap 绝对延迟单元 (IDELAY) 和输入串行器/解串器 (ISERDES) 内置到每个 I/O 中。每个 tap 的分辨率约为 75 ps，因处理过程、电压和温度而略有差异。此功能的

19、灵活性使得读数据的采集简单易行。-在此技术中，读数据在 ISERDES 的被延迟 DQS 域中采集，然后在其 FPGA 时钟域中重新采集。IDELAY 单元用于延迟读 DQS，将其置于读数据窗口的中心。读 DQS 和读数据都被进一步延迟，以便与 FPGA 的时钟域对齐。接收到的串行 DDR 读数据使用 ISERDES，转换为2 位并行 SDR 数据，频率为接口频率。差分 DQS 被置于 clock-capable I/O 对上，以访问 BUFIO 时钟资源。BUFIO 时钟资源将被延迟的读 DQS 布线到对应数据的 ISERDES 时钟输入。图8 所示为 Virtex-5 器件中 SERDES

20、 数据采集技术的框图。 快速周期随机访问存储器 快速周期随机访问存储器 (FCRAM-I) 的主要功能包括：采用 SSTL-2.5V I/II 级 I/O 标准的源同步读写接口 在 DQS 的正边沿和负边沿都可提供数据 与读数据输出边沿对齐，且必须与写数据输入中心对齐的双向非自由运行单端 DQS 每 8 个数据位提供一个 DQS 针对不同组件提供 8 和 16 两种不同的数据总线宽度，且不提供 DIMM 支持对突发数据长度为 2 或 4 个数据字的读写，其中每个数据字的长度等于数据总线的宽度 读延迟为 3 或 4 个时钟周期，频率为 154 MHz 到 267 MHz 访问非活动行中的列地址时

21、要求行激活命令 每 7.8 s 要求一次刷新 通电后及正常操作前要求初始化顺序FCRAM-I 的设计挑战非自由运行 DQS 和这些存储器提供的边沿对齐的读数据使得在 FPGA 中实现读数据采集接口十分困难。实现 FCRAM-I 读数据采集接口可采用如下技术。必须使用读存储器 DQS，以实现较高的余量。为了将 DQS 置于数据采集窗口的中心，必须将其延迟。被延迟的 DQS 利用本地时钟资源分布到 FPGA 中。-使用 PCB 上的离散延迟组件或额外迹线长度外部延迟的 DQS（见图3）。-FPGA 中使用连续校准延迟单元在内部延迟的 DQS（见图4）。快速周期随机访问存储器 快速周期随机访问存储器

22、 (FCRAM-II) 是 FCRAM-I 存储器的第二代产品，其主要功能有：采用 SSTL-1.8V I/II 级 I/O 标准的源同步读写接口 在 DQS 的正边沿和负边沿都可提供数据 与读数据输出边沿对齐，且必须与写数据输入中心对齐的单向非自由运行或自由运行单端 DQS/时钟 每 9 个或 18 个数据位提供一个 DQS (v1.9) 2007 年 3 月 26 日针对不同组件提供 9、18 和 36 等不同的数据总线宽度，且不提供 DIMM 支持对突发数据长度为 2 或 4 个数据字的读写，其中每个数据字的长度等于数据总线的宽度 读延迟为 4、5、6 或 7 个时钟周期，频率为 154

23、 MHz 到 267 MHz 访问非活动行中的列地址时要求行激活命令 每 3.9 s 要求一次刷新 通电后及正常操作前要求初始化顺序表1 所列为所有现有的 Virtex 系列和 Spartan-3 系列存储器接口应用指南 (XAPP)，并附有对上述系列所使用之读数据采集技术的简要说明。表 1: 存储器接口应用指南数据采集机制 存储器技术和I/O 标准支持的FPGA最佳性能最大数据宽度XAPP号XAPP 标题数据采集机制在本设计中，读数据在 ISERDES 的被延迟的 DQS 域中采集，然后在其 FPGA 时钟域中重新采集。IDELAY 单元用于延迟读 DQS，将其置于读数据窗口的中心。读 DQ

24、S 和读数据都被进一步延迟，以便与 FPGA 时钟域对齐。接收到的串行 DDR 读数据使用 ISERDES，转换为2 位并行 SDR 数据，频率为接口频率。差分 DQS 被置于 clock-capable I/O 对上，以访问 BUFIO 时钟资源。BUFIO 时钟资源将被延迟的读 DQS 布线到对应数据 ISERDES 时钟输入。控制器以接口频率运行，从而可进行有效的组 (bank) 管理。（见图8）在本设计中，读数据在 IDDR 的被延迟的 DQS 域中采集，然后在其 FPGA 时钟域中重新采集。IDELAY 单元用于延迟读 DQS，将其置于读数据窗口的中心。读 DQS 和读数据都被进一步

25、延迟，以便与 FPGA 的时钟域对齐。接收到的串行 DDR 读数据使用 IDDR 转换为 2 位并行 SDR 数据，频率为接口频率。差分 DQS 被置于 clock-capable I/O 对上，以访问 BUFIO 时钟资源。BUFIO 时钟资源将被延迟的读 DQS 布线到对应数据 ISERDES 时钟输入。控制器以接口频率运行，从而可进行有效的组管理。（见图8）DDR2 SDRAMSSTL1.8V（II 级）Virtex-5333MHz64位（寄存的 DIMM）XAPP858Virtex-5 器件中的高性能 DDR2 SDRAM 接口DDR SDRAMSSTL-2.5V（I/II 级）Vir

26、tex-5200MHz72位（寄存的 DIMM）使用 Virtex-5 FPGA 器件实现 DDR SDRAM 控制器 (v1.9) 2007 年 3 月 26 日表 1: 存储器接口应用指南数据采集机制 (续表) 存储器技术和I/O 标准支持的FPGA最佳性能最大数据宽度XAPP号XAPP 标题数据采集机制QDR II SRAMHSTL-1.8V（I 级）Virtex-5300MHz72位（组件）XAPP853在本设计中，读数据在 ISERDES 的被延迟的 DQS 域中采集，然后在其 FPGA 时钟域中重新采集。IDELAY 单元用于延迟读 DQS，将其置于读数据窗口的中心。读 DQS 和

27、读数据都被进一步延迟，以便与 FPGA 的时钟域对齐。接收到的串行 DDR 读数据使用 利用 Virtex-5 器件实ISERDES，转换为2 位并行 SDR现 QDR II SRAM 接口数据，频率为接口频率。差分 DQS 被置于 clock-capable I/O 对上，以访问 BUFIO 时钟资源。BUFIO 时钟资源将被延迟的读 DQS 布线到对应数据 ISERDES 时钟输入。控制器以接口频率运行，从而可减少命令延迟。（见图8）在本设计中，读数据在 ISERDES 的被延迟的 DQS 域中采集，然后在其 FPGA 时钟域中重新采集。IDELAY 单元用于延迟读 DQS，将其置于读数据

28、窗口的中心。读 DQS 和读数据都被进一步延迟，以便与 FPGA 的时钟域对齐。接收到的串行 DDR 读数据使用 ISERDES，转换为2 位并行 SDR 数据，频率为接口频率。差分 DQS 被置于 clock-capable I/O 对上，以访问 BUFIO 时钟资源。BUFIO 时钟资源将被延迟的读 DQS 布线到对应数据 ISERDES 时钟输入。控制器以接口频率运行，从而可减少命令延迟。（见图8）RLDRAM IIHSTL-1.8V（II 级）Virtex-5333MHz36位（组件）XAPP852针对 Virtex-5 FPGA 的可综合 CIO DDR RLDRAM II 控制器X

29、APP721利用 ISERDES 和 OSERDES 实现高性能 DDR2 SDRAM 接口数据采集DDR2 SDRAMSSTL1.8V（II 级）Virtex-4300MHz8位（组件）72 位（寄存的 DIMM）XAPP723在本设计中，读数据在 ISERDES 的被延迟的 DQS 域中采集，然后在其 FPGA 时钟域中重新采集。IDELAY 单元用于延迟读 DQS，将其置于读数据窗口的中心。读 DQS 和读数据都被进一步延迟，以便与 FPGA 的时钟域对齐。接收到的串行 DDR 读数据使用 ISERDES 转换为 4 位并行 SDR 数据，频率为接口频率的一半。差分 DQS 被置于 cl

30、ock-capable I/O 对上，以访问 BUFIO 时钟资源。BUFIO 时钟资源将被延迟的使用 Virtex-4 器件的 读 DQS 布线到对应数据 DDR2 控制器（267 ISERDES 时钟输入。控制器以一MHz 及以上）半的接口频率运行，而并不影响吞吐量。（见图7）表 1: 存储器接口应用指南数据采集机制 (续表)存储器技术和I/O 标准DDR2 SDRAMSSTL-1.8V （II 级）支持的FPGA最佳性能最大数据宽度16位（组件）144位（寄存的 DIMM）16位（组件）144 位（寄存的 DIMM）72位（组件）XAPP号XAPP 标题使用 Virtex-4 器件实现

31、DDR2 SDRAM 控制器使用直接时钟技术的存储器接口数据采集使用 Virtex-4 器件实现 DDR SDRAM 控制器数据采集机制读数据被延迟，以便将 FPGA 时钟置于数据窗口的中心。存储器读 DQS 用于确定读数据的延迟时间。（见图6）读数据被延迟，以便将 FPGA 时钟置于数据窗口的中心。存储器读 DQS 用于确定读数据的延迟时间。（见图6）读数据被延迟，以便将 FPGA 时钟置于数据窗口的中心。存储器读 DQS 用于确定读数据的延迟时间。（见图6）读数据被延迟，以便将 FPGA 时钟置于数据窗口的中心。存储器读 DQS 用于确定读数据的延迟时间。（见图6）内部延迟读存储器选通脉冲

32、(DQS) 使用连续校准延迟单元在 CLB 触发器中采集数据。（见图4）Virtex-4240MHzDDR SDRAMSSTL-2.5V （I/II 级）Virtex-4175MHzXAPP709Virtex-4250MHzXAPP703QDR II SRAM 接口Virtex-4250MHz36位（组件）XAPP710面向 Virtex-4 FPGA 的可综合 CIO DDR RLDRAM II 控制器用于 Virtex-II Pro FPGA 的 DDR2 SDRAM 存储器接口DDR2 SDRAMSSTL1.8V （II 级）Virtex-II Pro200MHz72位（组件和 DIMM

33、）XAPP549DDR SDRAMSSTL-2.5V（I/II 级）Virtex-IIVirtex-IIPro200MHz72位（组件和 DIMM）XAPP678c（可通过许使用 CLB 触发器的数内部延迟读存储器选通脉冲 可协议获据采集技术(DQS) 使用连续校准延迟单元在 得）CLB 触发器中采集数据。（见使用 Virtex-II 和 图4）XAPP688Virtex-II Pro FPGA 创建高速存储器接口XAPP758c（可通过许可协议获得）将 Virtex-II 器件与 DDR 存储器接口以达到 167 MHz 的性能内部延迟读存储器选通脉冲(DQS) 使用连续校准延迟单元在 LU

34、T RAM FIFO 中采集数据。（见图5）外部延迟读存储器选通脉冲 (DQS) 在 IOB 触发器中采集数据。（见图3）DDR SDRAMVirtex-IIVirtex-II Pro167MHz8位（组件）Virtex-IIVirtex-II ProVirtex-IIVirtex-II ProVirtex-IIVirtex-II Pro200MHz32位（组件）64位(DIMM)18位（组件）2 字突发XAPP253可综合 400 Mb/s （见注 1）DDR SDRAM 控制器100MHz针对 Virtex-II 器件的 读存储器选通脉冲 (DQS) 被忽XAPP608DDR SDRAM

35、DIMM 略，而 DCM 相移输出用于在 IOB（见注 1）接口触发器中采集数据。（见图2）XAPP262XAPP750针对 Virtex-II 和 Virtex- II Pro 器件的 QDR SRAM 接口QDR II SRAM 本地时钟控制接口存储器数据时钟输入是 DCM 的输入，而相移 DCM 输出用于在 IOB 触发器中采集数据。（见图9）200MHzQDR II SRAMHSTL-1.8VVirtex-IIVirtex-II Pro200MHz36位（组件）4 字突发XAPP770c （可通过许可协议获得）内部延迟读存储器 DQS (CQ) 使将 Virtex-II 系列 用连续校

36、准延迟单元在 CLB 触发FPGA 的本地时钟物器中采集数据。（见图4）理层与 QDR II SRAM 接口 (v1.9) 2007 年 3 月 26 日表 1: 存储器接口应用指南数据采集机制 (续表)存储器技术和I/O 标准FCRAM-I SSTL-2.5V（I/II 级）DDR2 SDRAM SSTL1.8V （II 级）DDR SDRAMSSTL-2.5V（I/II 级）DDR SDRAMSSTL-2.5V （I/II 级）QDR I SRAMHSTL-2.5VZBT SRAMLVTTLSDRAMLVTTL注：支持的FPGAVirtex-IIVirtex-II Pro最佳性能154MH

37、z166MHz32 位或更小133MHz大于 32 位166MHz32 位或更小133MHz大于 32 位133MHz最大数据宽度16位（组件）64位（DIMM/组件）64位（DIMM/组件）64位（组件）9位（组件）36位（组件）32位（组件）XAPP号XAPP 标题可综合的 FCRAM 控制器数据采集机制外部延迟读存储器选通脉冲 (DQS) 在 IOB 触发器中采集数据。（见图3）内部延迟读存储器选通脉冲(DQS) 使用连续校准延迟单元在 LUT RAM FIFO 中采集数据。（见图5）Spartan-3用于 Spartan-3XAPP454FPGA 的 DDR2/XAPP768cSDRA

38、M 存储器接口Spartan-3XAPP768c 内部延迟读存储器选通脉冲将 Spartan-3 器件与（可通过许(DQS) 使用连续校准延迟单元在DDR 存储器接口以达可协议获LUT RAM FIFO 中采集数据。（见到 133 MHz 的性能得）图5）XAPP200 可综合的 DDR （见注 1）SDRAM 控制器Virtex 器件四倍数据XAPP214速率 (QDR) SRAM 接（见注 1）口XAPP136可综合的 200 MHz ZBT SRAM 接口可综合的高性能 SDRAM 控制器读存储器选通脉冲 (DQS) 被忽略，而 DLL 输出用于在 CLB 触发器中采集数据。存储器数据时

39、钟被忽略，而 DLL 输出用于在 CLB 触发器中采集数据。使用 DLL 输出采集单倍数据速率、读数据。使用 DLL 输出采集单倍数据速率、读数据。VirtexVirtex-ESpartan-IIVirtexVirtex-EVirtexSpartan-IIVirtexSpartan-II100MHz200MHz125MHzXAPP1341.不建议将本应用用于新设计。有关现有设计，请与本地 FAE 联系获取。表2 所列为有关所有现有 Virtex 系列存储器接口应用指南的资源利用率的信息。表 2: 存储器接口应用指南资源利用率XAPP 号存储器技术和 I/O 标准XAPP858最佳性能DCM/D

40、LL的数量BUFG的数量具有所列 DCM用于硬件验证的和 BUFG 的接器件口数量在相同频率下为多个XC5VLX50FF1136要求333MHz13支持所有组200MHz13在相同频率下为多个XC5VLX50FF1136支持所有组300MHz13在相同频率下为多个在相同频率下为多个XC5VLX50FF1136XC5VLX50FF1136支持所有组333MHz14支持所有组表 2: 存储器接口应用指南资源利用率 (续表)XAPP 号存储器技术和 I/O 标准XAPP721XAPP723DDR2 SDRAMSSTL1.8V （II 级）DDR2 SDRAMSSTL-1.8V （II 级）XAPP7

41、09DDR SDRAMXAPP549DDR2 SDRAM SSTL1.8V （II 级）XAPP678c（可通过许可协议获得）XAPP688 DDR SDRAMSSTL-2.5V （I/II 级）XAPP758c（可通过许可协议获得）DDR SDRAMSSTL-2.5V （I/II 级）XAPP253（见注 1）DDR SDRAMSSTL-2.5V （I/II 级）XAPP608（见注 1）DDR SDRAMXAPP750XAPP266FCRAM-ISSTL-2.5V （I/II 级）最佳性能DCM/DLL的数量BUFG的数量具有所列 DCM用于硬件验证的和 BUFG 的接器件口数量在相同频率

42、下为多个XC4VLX25FF668要求300MHz2 个 DCM1 个 PMCD6支持所有组240MHz16在相同频率下为多个XC4VLX25 -11FF668支持所有组175MHz16在相同频率下为多个在相同频率下为多个在相同频率下为多个在相同频率下为多个XC4VLX25 -11FF668XC4VLX25 -11FF668XC4VLX25 -11FF668XC2VP20 -6FF1152XC2V1000 -5FG456XC2VP20 -6FF1152支持所有组250MHz13支持所有组250MHz15支持所有组200MHz25支持的组： 2、3、6、7200MHz25在相同频率下为多个支持的组： 2、3、6、7167MHz14在相同频率下为多个XC2VP20 -6FF1152支持所有组200MHz35单个 32 位组件XC2V1000 -5FG456XC2V6000 -5FF1152支持的组： 2、3、6、7100MHz26单个 64 位 DIMM支持所有组200MHz26单个 18 位组件XC2V3000支持所有组2