计算机组成原理相联存储器设计

1、沈阳航空航天大学课程设计报告 -0-目目 录录第第 1 章章 总体设计方案总体设计方案.21.1 设计原理 .21.2 设计思路 .31.3 设计环境 .4第第 2 章章 详细设计方案详细设计方案.52.1 顶层方案图的设计与实现 .52.1.1 创建顶层图形设计文件.52.1.2 器件的选择与引脚锁定.52.1.3 编译、综合、适配.62.2 功能模块的设计与实现 .72.2.1 输入寄存器的实现.72.2.2 存储体的设计与实现.82.2.3 数字比较器的实现.102.2.4 查找结果寄存器的实现.122.3 仿真调试 .13第第 3 章章 编程下载与硬件测试编程下载与硬件测试.153.1

2、 编程下载 .153.2 硬件测试及结果分析 .15参考文献参考文献.17附附 录（电路原理图）录（电路原理图）.18沈阳航空航天大学课程设计报告 -1-.第 1 章 总体设计方案1.1 设计原理设计原理相联存储器(Content Addressed Memory)，它是一种按内容访问的存储器，可以根据数据记录地一部分内容查找其它部分的内容。在相联存储器中，每个存储的数据记录都是固定长度的字，每个字由若干字段组成，每个字段描述了用一个对象的属性，也称一个内容。相联存储器的结构框图如图 1.1 所示。输入寄存器(CR) 它主要实现将输入寄存器(CR)的信息与存储体的信息作比较，相匹配的置为“1”

3、 ，不匹配的置为“0” ， 将结果送入查找结果寄存器(SRR)中，并输出结果。译码选择电路查找结果寄存器(SRR)数字比较器存储体图图 1.1 相联存储器原理框图相联存储器原理框图沈阳航空航天大学课程设计报告 -2-1.2 设计思路设计思路根据相联存储器的原理特点，即按照内容寻址，因此可以将相联存储器分为以下几个部分：输入寄存器，译码选择电路，存储体，数字比较器，查找结果寄存器。输入寄存器(CR)：用来存放检索字，其位数和相联存储器的字长相等。译码选择电路：用 38 译码器进行译码电路选择，如当置输入端 B2B1B0 为“000” ，时钟脉冲信号为高电位时，可以向存储体第一个单元地址输入八位二

4、进制的字信息，同时其他的存储单元的信息被屏蔽掉。当置输入端 B2B1B0 为“001”时，时钟信号为高电位时，可以向存储体第二个单元地址输入八位二进制的字信息，同时其他的存储信号单元被屏蔽掉。存储体（AMU）：用于存放待检索的数据，由八个八位二进制存器构成，以便快速存取。数字比较器：将检索的内容和从存储体中读出的所有单元内容的相应位进行比较，如果有某个存储单元的信息和检索项一致，就把符合寄存器的相应位置“1” ，表示该字匹配 ；否则置“0” ，表示不匹配。查找结果寄存器（SRR）：用来存放待检索项与存储体的信息中相符合的单元的寄存器地址，其位数等于相联存储器的存储单元总数，每一位对应一个存储单

5、元，位的序列数即为相联存储器的单元地址。 设存储体由 8 个字构成，字长为 8 位的二进制数。CR 为比较寄存器，字长也为 8 位 ，存放要比较的两个数。首先向输入寄存器输入一个八位二进制的字，然后通过 38 译码器选择电路依次将八个八位二进制数输入到存储体中。将输入到输入寄存器的字通过比较寄存器分别与存储体里的八个字检索比较，若匹配，则输出信号置 1，否则置 0。匹配信号通过查找结果寄存器（SRR）输出，我们就能找到匹配的那个字。若存储体八个单元存储的数据分别为0000000、00000001、00000010、00000011、00000100、00000101、00000110， 000

6、00111，输入寄存器中的存储数据是 00000011，通过比较器 CR 进行比较之后，可以知道发现检索数据与存储体中的第四个单元的内容一致，所以结果查找寄存沈阳航空航天大学课程设计报告 -3-器 SRR 中的第四个单元置为“1” ，其余的置“0” ，则匹配结果输出为：00001000。1.3 设计环境设计环境硬件环境：伟福 COP2000 型计算机组成原理实验仪、XCV200 实验板、微机。EDA 环境：Xilinx foundation f3.1 设计软件、COP2000 仿真软件。图图 1.21.2 Xilinx foundation f3.1 设计平台设计平台图图 1.3 COP200

7、0 计算机组成原理集成调试软件计算机组成原理集成调试软件沈阳航空航天大学课程设计报告 -4-第 2 章 详细设计方案2.1 顶层方案图的设计与实现顶层方案图的设计与实现该设计方案采用自上而下的设计方法，顶层设计使用原理图设计输入方式，以此实现相联存储器相关的逻辑功能，在 XCV200 可编程逻辑芯片上实现电路。在 Xilinx foundation f3.1 开发环境上设计好电路图，把输入/输出信号分别定位到XCV200 芯片指定的引脚上，完成芯片的引脚的锁定。2.1.1 创建顶层图形设计文件创建顶层图形设计文件构成顶层图形文件的元器件如下表 2.1表表 2.12.1 元器件元器件元器件类型元

8、器件类型使用元器件数目使用元器件数目FD8CE103_8 译码器1COMP88输入端口20输出端口8VCC3GND1总线及导线若干由上述元器件封装而成一个完整的设计实体。该方案在 Xilinx foundation f3.1 软件环境下进行软件的设计，实现顶层图形文件。 2.1.2 器件的选择与引脚锁定器件的选择与引脚锁定（1）器件的选择）器件的选择由于所提供的硬件设计环境是基于伟福 COP2000 型计算机组成原理实验仪和 XCV200 实验板，因此采用的目标芯片为 Xilinx XCV200 可编程逻辑芯片。（2）引脚锁定）引脚锁定根据引脚分配表，把顶层图形文件中的输入/输出信号依次安排到

9、 Xilinx XCV200 芯片指定的引脚上，实现芯片的引脚锁定，各信号及 Xilinx XCV200 芯沈阳航空航天大学课程设计报告 -5-片引脚对应关系如表 2.1 所示。表表 2.2 信号和芯片引脚对应关系信号和芯片引脚对应关系相联存储器内部信号相联存储器内部信号XCV200 芯片引脚芯片引脚IBUS0P103IBUS1P102IBUS2P101IBUS3P100IBUS4P97IBUS5P96IBUS6P95IBUS7P94B0P73B1P72B2P71 AMBUS0P87 AMBUS1P86 AMBUS2P85 AMBUS3P84 AMBUS4P82 AMBUS5P81 AMBUS

10、6P80 AMBUS7P79CLOCK P213 OBUS0 P110 OBUS1 P111 OBUS2 P203 OBUS3 P185 OBUS4 P184 OBUS5 P178 OBUS6 P152 OBUS7 P1472.1.3 编译、综合、适配编译、综合、适配利用 Xilinx foundation f3.1 设计软件对顶层图形文件进行编译，并尽量调整各器件和线的位置使其合理美观，连接完毕后进行仿真，待仿真成功后编译文件，编译成功后即可将文件下载到芯片中。沈阳航空航天大学课程设计报告 -6-2.2 功能模块的设计与实现功能模块的设计与实现本相联存储器是由输入寄存器，选择比较电路，比较寄

11、存器，存储体，查找结果寄存器组成的，设有 20 个输入端口和 8 个输出端口实现其输入和输出。各部分元件均分别单独实现功能并仿真成功之后，再将各部分模块进行连接，经整体整合仿真成功后，完成了所需电路实体。2.2.1 输入寄存器的实现输入寄存器的实现输入寄存器是用一个元器件 FD8CE 组成。FD8CE 的字长为八位，用于存放检索数据，本方案用一个 8 位的 D 触发器来组成 FD8CE。（1）输入寄存器的结构图如下图 2 .1 所示图图 2.1 输入寄存器图模块输入寄存器图模块（2）FD8CE 的实现一个 FD8CE 是使用八个 1 位 D 触发器构成的，每个 1 位 D 触发器存储一个二进制

12、数，电路图如下图 2.2 所示 沈阳航空航天大学课程设计报告 -7-图图 2.2 八位输入寄存器内部结构图八位输入寄存器内部结构图 2.2.2 存储体的设计与实现存储体的设计与实现该存储体一共由 8 个寄存器（FD8CE）组成，每个寄存器的字长为 8 位。利用 38 译码器的输出端分别控制 8 个寄存器的 CE 使能端，使之可以分别对每一个存储器进行写入操作。例如：38 译码器输入端 B0,B1,B2 为 010 时，其输出端 D2 输出为“1” ，使得与 D2 端相连的寄存器的使能端为“1” ，并且 CLK 信号为高电位时，即可将数据总线 AMBUS7AMBUS0 的数据输入到该寄存器中。如

13、此可以最终实现对 8 个寄存器的分别写入操作。（1）存储体的电路图如下图 2.3 所示沈阳航空航天大学课程设计报告 -8-（2）实现方法利用 38 译码器的输入端 B0B1B2 分别控制每一个寄存器的 CE 使能端及时钟脉冲端产生的脉冲信号实现对八个存储单元的信息输入。将译码器的八个输出端分别与八个寄存器的使能端相连，实现逐个信息输入。（3）功能仿真对存储体的输入输出进行仿真，能够实现上述功能。仿真图如图 2.4 所示。其中总线 SHU7:0是输入寄存器的检索信息，总线 Q07:0-Q77:0分别代表存储体的从上到下的八个寄存器存储的数据。图图 2.3 存储体及译码电路结构图存储体及译码电路结

14、构图沈阳航空航天大学课程设计报告 -9- 图图 2.4 存储体输入仿真图存储体输入仿真图2.2.3 数字比较器的实现数字比较器的实现当检索内容与待检测内容分别写入到输入寄存器与存储体以后，需要通过比较寄存器把检索数据与存储体中每一个存储单元中的数据进行匹配比较，如果发现其某个存储单元中的数据和检索数据完全一致，就把符合寄存器的相应位置“1” ，表示其该数据即为想要检索的数据，否则置“0” ，表示存储体中没有符合匹配要求的数据。（1）COMP8 的实现数字比较器使用 8 个 COMP8 组成的，COMP8 的功能是实现 1 个八位二进制数的比较。COMP8 的电路图如下图 2.5 所示。图图 2

15、.5 数字比较器元件图数字比较器元件图COMP8 的内部结构图如下图 2.6 所示。其中总线 A7:0是用来传输检索信息，总线 B7:0是用来传送存储体的待检索信息的，EQ 端是用来输出比较结果，当检索信息和带检索信息相同时 EQ 端置“1” ，否则置“0” 。沈阳航空航天大学课程设计报告 -10-图图 2.6 数字比较器的内部实现数字比较器的内部实现（2）数字比较器的实现比较模块的部件主要用数据比较器来实现，存储体中有 8 个寄存器，所以比较器也相应的需要 8 个，字位数也是 8 位。匹配比较的结果将其输出到结果查找寄存器中。比较线路的实现方法是：先将输入寄存器的输出总线与 8 个比较器的输

16、入总线相连接，存储体中的 8 个寄存器的输出总线与 8 个比较器另一个输入总线相连接。此时随着脉冲信号的连续进行，存储体内每输入一个存储单元，就将其接到一个比较器的另一端与输入寄存器中的数据进行比较，相同时置“1” ，不同时置“0” 。直至将所有存储单元都比较完为止。数字比较器的电路如下图所示，其中总线 Q07:0Q77:0是存储体的数据总线，总线 SHU7:0是输入寄存器的数据总线，总线 D7:0是比较结果输出总线。沈阳航空航天大学课程设计报告 -11- 图图 2.7 数字比较器逻辑模块图、数字比较器逻辑模块图、2.2.4 查找结果寄存器的实现查找结果寄存器的实现查找结果寄存器同样由一个 8

17、 位寄存器来实现，与输入寄存器原理一样。输入总线与数字比较器输出结果总线相连接，用来存放比较后得到的匹配信息。（1）查找寄存器与输入寄存器的元器件一样都是 FD8CE，结构图如下图 2.8 所示沈阳航空航天大学课程设计报告 -12-图图 2.8 查找结果寄存器图查找结果寄存器图（2）FD8CE 的结构图如下图 2.9 所示图图 2.9 查找结果寄存器图结构图查找结果寄存器图结构图2.3 仿真调试仿真调试仿真调试主要用来验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。（1）建立仿真波形文件及仿真信号选择在进行功能仿真时，首先建立仿真波形文件，选择仿真信号，对

18、选定的输入信号设置参数，当脉冲遇到上升沿时选定的仿真信号和设置的参数如表 2.3 所示。沈阳航空航天大学课程设计报告 -13-表表 2.3 仿真信号选择和参数设置仿真信号选择和参数设置输入信号输入信号输出信号输出信号IBUSAMBUSB2B1B0CLKOBUS300001FF31001100000000320101000000003301110000000034100100001000351011000010003611010000100037111100001000（2）功能仿真结果与分析如上表 2.3 所示：检索数据是“3” ，存储体中的待检索数据是“07”,由 38 译码器控制的存储体依

19、次存入“07”八个数，通过数字比较器可以得知第四个寄存器存储的信息和检索数据相同，则结果寄存器的八位二进制数的第四位应该置“1” ，其余位置“0” 。所以最后的结果为“00001000” ，表示存储体的第四个寄存器储存的数据和检索数据相同，即可得到数据的地址。如下图 2.10 所示为功能仿真的波形结果。沈阳航空航天大学课程设计报告 -14-图图 2.10 功能仿真波形结果功能仿真波形结果第 3 章 编程下载与硬件测试3.1 编程下载编程下载利用 Xilinx ISE 的编程下载功能，将得到的 gmk1689.bit 文件下载到 XCV200实验板的 XCV200 可编程逻辑芯片中。3.2 硬件

20、测试及结果分析硬件测试及结果分析利用 XCV200 实验板进行硬件功能测试。相联存储器的输入数据通过XCV200 实验板的输入开关实现，输出数据通过 XCV200 实验板的 LED 指示灯实现，其对应关系如表 3.1 所示。表表 3.1 XCV200 实验板信号对应关系实验板信号对应关系沈阳航空航天大学课程设计报告 -15-利用表 2.2 中的输入参数作为输入数据，逐个测试输出结果，即用 XCV200实验板的开关 K20、K21、K22 控制输入数据，开关 K00K07 控制输入寄存器的内容输入，开关 K10K17 控制存储体中内容的输入。同时观察 A0A7 的输出，得到如表 3.2 所示的硬

21、件测试结果。表表 3.2 硬件测试结果硬件测试结果输入信号输入信号输出信号输出信号K00K07K10K17K22K21K20CLKA0A7000000110000000000010000000000000011000000010011000000000000001100000100101000001000000001100000011011100000100000000110000010010010000010000000011000001011011000001000000001100000110110100000100XCV200芯片引脚信号芯片引脚信号XCV200实验板实验板XCV200

22、芯片引脚信号芯片引脚信号XCV200实验板实验板 IBUS0K00AMBUS4K14 IBUS1K01AMBUS5K15 IBUS2K02AMBUS6K16 IBUS3K03AMBUS7K17 IBUS4K04CLOCKCLOCKIBUS6K06OBUS0 A0IBUS7K07OBUS1A1B0K20OBUS2A2B1K21OBUS3A3B2K22OBUS4A4AMBUS0K10OBUS5A5AMBUS1K11OBUS6A6AMBUS2K12OBUS7A7AMBUS3K13沈阳航空航天大学课程设计报告 -16-0000001100000111111100000100输入寄存器存的数是对应的十六进制数 3，存储体中存的数分别对应的是0，1，2，3，4，5，6，7。对表 3.2 与表 2.2 的内容进行对比，可以看出硬件测试结果为 00001000，由此可以看出测试的结果是正确的，说明电路设计正确合理。如下图 3.1 所示为仿真下载的结果图图 3.1 数据的数据的 cop2000 仿真下载结果仿真下载结果参考文献1 曹昕燕. EDA 技术实验与