FPGA习题集及参考答案

1、1.2.3.4.5.6.7.8.9.10.11.12.13.14.15.16.17.18.19.20.21.22.23.24.25.26.27.28.29.30.习题集及参考答案填空题般把 EDA 技术的开展分为( )个阶段。FPGA/CPLD 有如下设计步骤： 原理图 /HDL 文本输入、 适配、 功能仿真、 综合、 编程下载、硬件测试，正确的设计顺序是()。在 EDA 工具中，能完成在目标系统器件上布局布线的软件称为()。设计输入完成之后，应立即对文件进行()。基于硬件描述语言的数字系统设计目前最常用的设计方法称为()设计法。将硬件描述语言转化为硬件电路的过程称为()。IP 核在 EDA

2、技术和开发中具有十分重要的地位，以HDL 方式提供的 IP 被称为( )IP。SOC 系统又称为()系统。 SOPC 系统又称为()系统。将硬核和固核作为() IP 核，而软核作为() IP 核。IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为()。HDL 综合器就是逻辑综合的过程，把可综合的 VHDL/Verilog HDL 转化成硬件电路时， 包含了三个过程，分别是()、()、()。EDA 软件工具大致可以由五个模块构成， 分别是设计输入编辑器、 ()、()、()和()。按仿真电路描述级别的不同， HDL 仿真器分为()仿真、()仿真、()仿真和门级仿真。系统仿真

3、分为()、()和()。()仿真是对设计输入的标准检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法标准，但不能保证设计功能满足期望。()仿真是对综合后的网表进行的仿真，它验证设计模块的根本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。()仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。目前 Xilinx 公司生产的 FPGA 主要采用了 描述测试信号的变化和测试工程的模块叫做( 现代电子系统设计领域中的 EDA 采用( 有限状态机可分为()状态机和(Verilog HDL 中的端口类型有三类： ( Verilog HDL 常用两大数据

4、类型： ( FPGA / CPLD 设计流程为：原理图 编程下载t硬件测试。()配置存储器结构。)。)的设计方法。)状态机两类。)、( ) 、输入/输出端口。)、( )。/HDL 文本输入 t()t是描述数据在存放器之间流动和处理的过程。)为关键词。)和()。)， 100ps 代表()。连续赋值常用于数据流行为建模，常以( Verilog HDL 有两种过程赋值方式：( 'timescale 1ns/100ps 中 1ns 代表(未来的集成电路技术的开展趋势，把整上系统集成在一个芯片上去，这种芯片被称为)。)，从互连结构上可将 PLD 分为确定型和统计型两类。确定型结构的代表是(统计型

5、结构代表是 。31. CPLD 是由 的结构演变而来的。32. FPGA 的核心局部是 ，由内部逻辑块矩阵和周围 I/O 接口模块组成。33. 把基于电可擦除存储单元的 EEPROM 或 Flash 技术的 CPLD 的在系统下载称为 ，这个过程就是把编程数据写入 E2CMOS 单元阵列的过程。34. 根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以 为单位将配置数据载人可编程器件：而并行配置一般以 为单位向可编程器件 载入配置数据。35.36.37.38.39.40.41.42.43.44.45.46.47.48.FPGA 的配置模式有从动串行模式、从动并行模式、主动串行模

6、式、主动并行模式、以 及 模式。可编程逻辑器件的配置方式分为 VerilogHDL 是在年正式推出的。在 verilog HDL 的 always 块本身是 Verilog HDL 中的 always 语句中的语句是 Verilog HDL 提供了标准的系统任务，用于常用的操作。 统函数前都有一个标志符 加以确认。 Verilog HDL 很好地支持了 “自顶向下 的设计理念， 后，可以通过 的方式，将系统组装起来。 Verilog HDL 模块分为两种类型：一种是功能，以综合或者提供仿真模型为设计目的；另一种是 模块的测试提供信号源鼓励、输出数据监测。 Verilog 语言中，标识符可以是任

7、意一组字母、数字、 合。 state， State ，这两个标识符是同。assign c=a>b? a： b 中，假设 a=3,b=2,贝U c= 在 Verilog HDL 的逻辑运算中，设 在 Verilog HDL 的逻辑运算中，设 果为。在 Verilog HDL 的逻辑运算中，设和两类。语句。语句。如显示、文件输入A=4'b1010, a=2 ，b=0，/输出等，系即，复杂任务分解成的小模块完成模块，即，描述某种电路系统结构， 模块，即，为功能符号和下划线符号的组 那么表达式 A 的结果为 那么 a && b 结果为;假设a=2,b=3,那么 c=(，。

8、a | b 结a = 4 b'1010, a >>1 结果是(。二、 EDA 名词解释1. ASIC ， 2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 11.JATG, 12.PBD,13.BBD三、 选择题任 Verilog HDL 的端口声明语句中，用 关键字声明端口为双向端口A ： inoutB ： INOUTC ：BUFFERD： buffer2用 Verilog HDL的 assign 语句建模的方法一般称为方法。A ：连续赋值B ：并行赋值C：串行赋值D：函数赋值3IP 核在 EDA 技术

9、和开发中具有十分重要的地位，IP 是指 。A ：知识产权B ：互联网协议C：网络地址D：都不是4在 verilog HDL的 always 块本身是语句A ：顺序B ：并行C ：顺序或并行D：串行1在 Verilog HDL5的逻辑运算中，设A=8'b11010001,B=8'b00011001,那么表达式“ A&B'的结果6789101112131415161718192021为 A ：8'b00010001B： 8'b11011001C：8'b11001000D：8'b00110111大规模可编程器件主要有FPGA 、 CPL

10、D 两类，以下对 FPGA 结构与工作原理的描述中，正确的选项是 。A：FPGA 是基于 乘积项结构的可编程逻辑器件；B： FPGA 是全称为复杂可编程逻辑器件；C:基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D :在Altera公司生产的器件中，MAX7000系列属FPGA结构。以下 EDA 软件中，哪一个不具有逻辑综合功能: 。A: ISE B: ModelSim C: Quartus II D: Synplify 以下标识符中， 是不合法的标识符。A : State0B : 9moon C: Not_Ack_0D : signal关于 Verilog HDL 中的数字，请找

11、出以下数字中最大的一个: 。A: 8'b1111_1110B: 3'o276 C: 3'd170D:2'h3E大规模可编程器件主要有FPGA、CPLD 两类，以下对 CPLD 结构与工作原理的描述中，正确的选项是 。A ： CPLD 是基于 查找表结构的可编程逻辑器件；B：CPLD 即是现场可编程逻辑器件的英文简称；C:早期的CPLD是从GAL的结构扩展而来；D：在Xilinx公司生产的器件中，IP 核在 EDA 技术和开发中具有十分重要的地位； 功能块，但不涉及实现该功能块的具体电路的 A ：瘦 IPB ：固 IPC ：胖 IP不完整的 IF 语句，其综合结果

12、可实现 A ： 时序逻辑电路B ： 组合逻辑电路CPLD 的可编程是主要基于什么结构XC9500 系列属 CPLD 结构；提供用 VHDL IP 核为 。D ：都不是等硬件描述语言描述的。C：双向电路 D：三态控制电路A ：查找表 LUT C： PAL 可编程 B： IP 核在 EDA 技术和开发中具有十分重要的地位，以A:硬设a =A：a设 a=2A：aFPGA 可编程逻辑基于的可编程结构基于 A ： LUT 结构B ： 乘积项结构CPLD 可编程逻辑基于的可编程结构基于A ： LUT 结构B ： 乘积项结构以下运算符优先级最高的是A：！设 a = 1 b'1 ， b = 3A： 7

13、'b1101100将设计的系统按照为 。A :设计的输入ROM 可编程HDL 方式提供的IPB ： 固 IPC：软 IPD ： 都不是；4 b'1010， b=4 'b0001 ， c= 4b'1xz0 那么以下式子的值为 1> bB：a <= cC：13 - a < bd: 13 -(a>b),b=0,那么以下式子中等于X 的是。&& bB ： a | bC：!aD ：的是&& a。C：。C： PLDPLDD：D ：都不对D ：都不对与或阵列可编程IP 被称为： 。C ：&D ： b'1O

14、1, c = 4 b1010 那么 X= a , b, c的值的等于B : 8'b 10101011C: 8'b 11010101 D :EDA 开发软件要求的某种形式表示出来，并送入计算机的过程，称B：+)8 'b11011010B ：设计的输出 C ：仿真 D ：综合一般把 EDA 技术的开展分为 个阶段。A: 2B: 3 C: 4D: 5设计输入完成之后，应立即对文件进行A :编译VHDL 是在A : 1983B :编辑B:是在B:C :功能仿真年正式推出的。1985C ： 1987年正式推出的。1985C ： 1987。D :时序仿真D : 1989Verilo

15、g HDL A : 1983 基于硬件描述语言的数字系统设计目前最常用的设计方法称为 A :自底向上B :自顶向下C:积木式 D :顶层在 EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件为 A :仿真器 B :综合器 C :适配器 D :下载器 在 EDA 工具中，能完成在目标系统器件上布局布线的软件称为 A :仿真器 逻辑器件 A :逻辑门D : 1989设计法。B :综合器 C :适配器 属于非用户定制电路。B ： PROM C： PLA D ： GAL电路。可编程逻辑器件 PLD 属于A :半用户定制 不属于 PLD 根本结构局部的是A :与门阵列 任 Verilog HD

16、L A :大小写相同D:下载器B :全用户定制C :自动生成。B :输入缓存C:与非门阵列的标识符使用字母的规那么是B :大小写不同C :只允许大写。D :非用户定制D:或门阵列操作符是 Verilog HDL 预定义的函数命名，操作符是由A : 1 B : 2 C: 3 D : 1 3 在 Verilog HDL 模块中， task 语句类似高级语言中的 A :函数 B :常数 C:变量 D :子程序 在 Verilog HDL 模块中，函数调用时返回一个用于 A ： 表达式B ：输出C ：输入 D ：程序包Verilog HDL 中的 always 语句中的语句是 语句。 A ： 串行 B

17、 ： 顺序C ： 并行D ：顺序或并行嵌套的 if 语句，其综合结果可实现。A ：条件相与的逻辑 B ：条件相或的逻辑 嵌套的使用 if 语句，其综合结果可实现 A ：带优先级且条件相与的逻辑电路B ：C： 三态控制电路D ：以下哪个 FPGA/CPLD 设计流程是正确的 A ：原理图 B ：原理图 C:原理图 D ：原理图D ：只允许小写字符组成的。的值。C:条件相异或的逻辑D:三态控制电路。双向控制电路 条件相异或的逻辑电路。/HDL 文本输入 -功能仿真 -综合-适配 -编程下载 -硬件测试 /HDL 文本输入 -适配 -综合 -功能仿真 -编程下载 -硬件测试 /HDL 文本输入 -功

18、能仿真 -综合 -编程下载 -适配 -硬件测试 /HDL 文本输入 -适配 -功能仿真 -综合 -编程下载 -硬件测试简答题简述 EDA 技术的开展历程？ 什么是 EDA 技术？222324252627282930313233343536373839四、123. 在EDA技术中，什么是自顶向下的设计方法？4. 自顶向下的设计方法有什么重要意义？5. 简要说明目前现代数字系统的开展趋势是什么？6. 简述现代数字系统设计流程。7. 简述原理图设计法设计流程。& 简述原理图设计法设计方法的优缺点。9. 什么是综合？综合的步骤是什么？10. 什么是基于平台的设计？现有平台分为哪几个类型？11.

19、 目前，目前数字专用集成电路的设计主要采用三种方式？各有什么特点？12. 什么是SOC技术含义是什么？什么是 SOPC?13. SOPC技术含义是什么？ SOPC技术和SOC技术的区别是什么？14. SOPC技术是指什么？ SOPC的技术优势是什么？15. 简要说明一下功能仿真和时序仿真的异同。设计过程中如果只做功能仿真，不做时序仿真，设计的正确性是否能得到保证？16. 综合完成的主要工作是什么？实现(Implement)完成的主要工作是什么？17. 主要的HDL语言是哪两种？ Verilog HDL 语言的特点是什么？18. 简述阻塞赋值与非阻塞赋值的不同。19. 简述过程赋值和连续赋值的区

20、别。20. 什么叫做IP核?IP在设计中的作用是什么 ？21. 什么是IP软核，它的特点是什么？22. 根据有效形式将IP分为哪几类？根据功能方面的划分分为哪两类？23. 比较基于查找表的 FPGA和CPLD系统结构和性能上有何不同？24. 什么是数据流级建模？什么是行为级建模？25. timescale指令的作用是什么。26. 采用HDL完成设计后，必须应用测试程序(testbench)对设计的正确性进行验证。测27. 什么是FPGA , CPLD ?他们分别是基于什么结构的可编程逻辑结构？28. CPLD是基于什么结构的可编程逻辑器件？其根本结构由哪几局部组成。29. FPGA是于什么结构

21、的可编程逻辑器件？其根本结构由哪几局部组成。30. PLD器件按照编程方式不同，可以分为哪几类？31. 解释编程与配置这两个概念。32. 说明FPGA配置有哪些模式，主动配置和从动配置的主要区别是什么？33. 为什么在FPGA构成的数字系统中要配备一个PROM或E2PROM ？五、程序补充完整1. 下面程序是一个 3-8译码器的VerilogHDL描述，试补充完整。空(1) decoder_38(out,i n)output7 : 0 out;input2 : 0 in;reg7 : 0 out空(2) (in)begin空(3) (in)3 'dO: out=8 b11111110;

22、3 '1： out=8 b11111101;3 'd2： out=8 b11111011;3 'd3: out=8 b11110111;3 'd4： out=8 b11101111;3 'd5: out=8 b11011111;3 'd6: out=8 b10111111;3 'd7： out=8 b01111111;endcase空4空52. 下面程序4位计数器的Verilog HDL描述，试补充完整。空1 count4out ,reset,clkoutput3 : 0 out;空2 reset,clk;reg3 : 0 out;空3

23、posedge clk空4ifreset out<=0;else out<=out+1;end空53. 下面程序描述一个时钟上升沿触发、同步复位的D触发器，试补充完整。空1 dflopd， reset，clk， q;in put d， clk;in put reset;空2q;reg q;空3posedge clkifresetq <= 0;elseq <=空4;空54. 用下面测试平台对 mux21u1二选一选择器进行测试，试补充完整。空1 1n s/100psModule 空2;reg A , B;reg SEL;wire C ;mux21u1 .aA , .bB

24、, .sel SEL ,.cC;空3beginA = 0; B = 0; SEL =0;#10 begin A=1;B=0;SEL=0; end#10 begi n A=0;B=0;SEL=1;e nd#10 $空 4end空5，试补充完整。5. clockl是周期为20的时钟，clock_pshift是clockl相移 空1 Gen_clock1 clock_pshift , clockl;output clock_pshift , clock1;reg clock1;wire clock_pshift;空2T=20;parameter pshift=2;空3clock1 =0;always

25、# T/2 clock1=clock1;空4 #PSHIFT clock_pshift=clock1;空56. 下面程序描述了 8位移位存放器，试补充完整。空1 shifter空2 ,clr,dout;in put din ,clk,clr;output空3 dout;reg7 : 0 dout;always posedge clkbeginif 空4 dout<= 8'bO;elsebegindout <= dout << 1;dout0 <= din;end空5en dmodule7. 下面程序描述了一个数据选择器MUX，试补充完整。空1muxdata

26、_in1 , data_in2, sel, data_out;in put data_ in1, data_ in2;in put 1 : 0 sel;output data_out;always 空 2begincase空-32，b00data._out<=data_in1A data_i n2;2，b01data._out<=data_in1| data_i n2;2，b10data._out<=data_in1a data_i n22，b11data_oijt <=data_in1;空4:data_out <=2 ' bxxendcase end空(

27、5)& 下面程序描述了一个返回两个数中的最大值的函数。试补充完整。空(1)3 : 0 max;空(2)3 : 0 a，b;beginif (空(3)max=a;elsemax=b;空(4)空(5)六、程序改错1. 下面的中有5处错误，试找出错误并修改正确。第 1 行 module divide2( clk , clk_o, reset)第 2 行 in putclk , reset;第 3 行 output clk_o;第 4 行 wire in;第 5 行 wire out ;第 6 行 always ( posedge clk or posedge reset)第 7 行 if (

28、 reset)第 8 行 out <= 0;第9行else第 10 行 out <= in;第 11 行 assig n in <=out;第 12 行 assign clk_o = out;2. 下面的中有5处错误，试找出错误并修改正确。第 1 行 module dff8(reset, d, q);第 2 行 in putclk;第 3 行 in putreset;第 4 行 input7 : 0 d;第 5 行 output q;第 6 行 reg7: 0 q;第 7 行 initial (posedge clk)第 8 行 if(reset)第9行q <= 0;第

29、10行else第 11 行 q <= d;第 12 行 endmodule;3. 下面的中有5处错误，试找出错误并修改正确。第 1 行 module decode4_7(decodeout,indec)第 2 行 output6 : 0decodeout;第 3 行 input3 ： 0 indec;第 4 行 reg6 ： 0decodeout;第 5 行 always(indec)第 6 行 begin第 7 行 case第 8 行 4'd1: decodeout=7'b1111110;第 9 行 4'd1: decodeout=7'bOIIOOOO;

30、第 10 行 4'd2： decodeout=7'b1101101;第 11 行 4 'd3 : decodeout=7 'b1111OO1;第 12 行 4'd4： decodeout=7'bOIIOOII;第 13 行 4'd5: decodeout=7'b1011011;第 14 行 4'd6: decodeout=7'b1011111;第 15 行 4'd7： decodeout=7'b1110000;第 16 行 4 'd8: decodeout=7 'b1111111;第

31、 17 行 4'd9: decodeout=7'b1111011;第 18行 endcase第 19行 end4 下面的中有 5 处错误，试找出错误并修改正确。第 1 行 timescale 10ns/1ns第 2 行 module wave2;第 3 行 reg wave;第 4 行 cycle=5;第 5 行 always第 6 行 fork第 7 行wave=0;第 8 行 #(cycle) wave=1;第 9 行 #(2*cycle)wave=0;第 10 行 #(3*cycle)wave=1;第 11 行 #(4*cycle)wave=0;第 12 行#(5*cyc

32、le) $finish;第 13行 endmodule;5 下面的中有 5 处错误，试找出错误并修改正确。第 1 行 module alutast(code,a,b,c)第 2 行 input1 : 0code;第 3 行 input3 : 0a,b;第 4 行 output4 : 0c;第 5 行 reg4: 0 c;第 6 行 task my_and;第 7 行 input3 : 0a,b;第 7 行 output4 : 0out;第 8 行 interger i;第 9 行 for(i=3;i>=0;i=i-1)第10行 outi=ai&bi;第 11 行 end第 12

33、行 always(code or a or b) 第 13 行 begin第 14 行 case(code)第 15 行第 16 行第 17 行2' b0：0 my_hand(a,b,c);2'b0：1 c=a|b;2' b1：0 c=a-b;第 18 行2' b1：1 c=a+b;第 19 行 end第 20 行 endmodule;6 下面的中有 5 处错误，试找出错误并修改正确。 第 1行 module mux4_1(out,in0,in1,in2,in3,sel); 第 2行 input out;第 3行 input in0,in1,in2,in3;第

34、4行 input sel;第 5行 reg out;第 6行 always ( )第 7行 case(sel) 第8行 2'b01： out=in0;第9行 2'b01： out=in1; 第10 行 2'b10： out=in2;第11 行 2'b11： out=in3; 第12 行 default： out=2'bx;第13 行 endmodule7 下面的中有 5 处错误，试找出错误并修改正确。第 1行 module encoder8_3(none_on,outcode,a,b,c,d,e,f,g,h);第 2行 output none_on;第3

35、行 output3 ： 0 outcode;第 4行 input a,b,c,d,e,f,g,h; 第5行 reg3： 0 outtemp;第 6行 assign none_on,outcode=outtemp;第 7行 always (a or b or c or d or e or f or g or h)第8行 if(h) 第 9行 else if(g) 第10 行 else if(f) 第11 行 else if(e) 第12 行 else if(d) 第13 行 else if(c) 第14 行 else if(b) 第15 行 else if(a) 第16 行 else if 第1

36、7 行end第18 行 endmoduleouttemp=4'b0111;outtemp=4'b0110;outtemp=4'b0101;outtemp=4'b0100;outtemp=4'b0011;outtemp=4'b0010;outtemp=4'b0001;outtemp=4'b0000;outtemp=4'b1000;8 下面的中有 5 处错误，试找出错误并修改正确。 第 1行 module shifter( );第2行in put din ,elk,elr;第3行output7 : 0 dout;第4行reg7

37、: 0 dout;第5行alway (posedge elk)第6行if (elr) dout = 8'b0;第7行else第8行begin第9行dout <= dout << 1;第10行dout0 <= din;第11行end第12行en dmodule七、程序分析与设计1. 设计7人投票表决器，当大于等于4票时输出为1,否那么为0。2. 试描述一个具有循环左移和循环右移功能的8位串入并出移位存放器。3. 试描述一个能实现 2倍分频功能的模块。4. 试描述一个异步复位、二十进制的减法计数器。5. 试描述一个带进位输入、输出的4位全加器，其中端口：A、B为加数

38、，CIN为进位输入，S为加和，COUT为进位输出。6. 试描述一个同步置数、同步清零的8位加法计数器7. 分别用持续赋值和阻塞赋值方式描述的2选1多路选择器。8. 用阻塞赋值方式描述移位存放器。9. 用for语句实现2个位数相乘。10. 试描述8 3优先编码器。11. 试描述一个异步清 0、异步置1的D触发器。12. 试描述一个4位并串转换器。13. 设计一个序列检测器，用于检测串行的二进制序列，每当连续输入三个或三个以上的1时,序列检测器的输出为1,其它情况下输出为0。(1) 画出状态图(2 )写出实现程序。14. 设计一个状态机实现在时钟elk的控制下检测输入的串行数据是否为“110,画出

39、状态转移图，并写出设计实现程序。 要求：当串行数据是“ 101时，flag_out =1 ,否那么flag_out =0。15. 以下列图是一个含有下降沿触发的D触发器的时序电路，试写出此电路的VerilogHDL设计xinINPUTelk习题集解答一、 填空题1.34. 编译 7. 软9. 硬 、 软 12. HDL 综合器、2. 5. 自顶向下 8. 片上系统 、 可编程片上系统 10. 软 IP 仿真器、适配器或布局、3. 适配器 6. 综合 11. 转化 、 优化 、 映射 布线器 、下载器13.系统级、行为级、 RTL 级 14.行为仿真、功能仿真、时序仿真15. 行为 16. 功能

40、 17. 时序 18. SRAM 19.测试平台 testbench20.自顶向下21. Mealy 、 Moore 22.输入端口、输出端口23.线网类型、存放器类型24.(功能仿真、时序仿真25.数据流级建模26.(assign)27.阻塞赋值、非阻塞赋值28.(时间单位、时间精度29.片上系统 SOC30.( CPLD 、( FPGA)31.简单 PLD 32.逻辑单元阵列LCA )33.(编程)34. Bit 比特、Byte 字节35.(JTAG)36. 主动配置、从动配置37.(1983)38.(并行)39.顺序40.($ )41.调用也称例化 42.功能、测试 43.($ )44.

41、(不同)45.( 3 )、( 3)46.(8'b0101 )47.(0)、(1)48. (4 'bO1O1)二、 EDA 名词解释1. Application Specific Integrated Circuit，专用集成电路2. Complex Programmable Logic Device 复杂可编程逻辑块3. Filed Programmable Gate Array 现场可编程门阵列4. integrated circuit 集成电路5. look up table 查找表6. PrintedCircuitBoard 印制电路板7. Register Transf

42、er Level 存放器传输级8. Finite State Machine 有限状态机9. Generic Array Logic 可编程通用阵列逻辑10. 在系统编程11. 边界扫描测试 是一种可测试结构技术12. Platform-Based Design 基于平台的设计方法13. Block-Based design 基于块的设计三、选择题1-5A A A B A16-20 D A B A D6-10 C B B A D21 - 25 A B A B A11-15 D A D C A26- 30 B B C A A31-35 C B D D A36- 39 B A A A四、简答题1

43、答：1二十世纪 70 年代，产生了第一代 EDA 工具。2到了 80 年代，为了适应电子产品在规模和制作上的需要，应运出现了以计算机仿 真和自动布线为核心技术的第二代 EDA 技术。 3 90 年代后，随着科学技术的开展，出现了以高级语言描述、系统级仿真和综合技 术为特征的第三代 EDA 技术。2. 答：EDA技术就是以计算机为工具，设计者在EDA软件平台上，对系统功能进行描述 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线 和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。3. 答：自顶向下首先从系统设计入手， 在顶层进行功能划分和结构设计，

44、 并在系统级采用 仿真手段验证设计的正确性， 然后再逐级设计低层的结构， 实现从设计、 仿真、测试一体化。 其方案的验证与设计、电路与 PCB 设计专用集成电路设计等都由电子系统设计师借助于EDA 工具完成。4. 答：1基于 PLD 硬件和 EDA 工具支撑； 2采用逐级仿真技术，以便及早发现问题修改设计方案； 3基于网上设计技术使全球设计者设计成果共享，设计成果的再利用得到保证。 4复杂系统的设计规模和效率大幅度提高。 5在选择器件的类型、规模、硬件结 构等方面具有更大的自由度。5. 答： 1电子设计最优化 EDO；2 在线可 “重构技术。6. 答：设计准备、设计输入、设计处理、器件编程以及

45、相应的功能仿真、时序仿真和器件 测试三个设计验证过程。7. 答：具体设计流程包括设计输入、功能仿真、综合、综合后仿真、约束设置、实现、布 局布线后仿真、生成配置文件与配置 FPGA8. 答：主要优点是容易实现仿真，便于信号的观察和电路的调整。原理图设计方法直观、易学。 但当系统功能较复杂时，原理图输入方式效率低， 它适应于不太复杂的小系统和复杂系统的综合设计。9. 答：将硬件描述语言转化成硬件电路的过程叫综合。 综合主要有三个步骤： 转化，优化， 映射。10. 答：基于平台的设计方法是近几年提出的 SOC 软硬件协同设计新方法，是基于块的设计 BBD 方法的延伸，它扩展了设计重用的理念，强调系

46、统级复用，包含了时序驱动的设计和 BBD 的各种技术，支持软硬件协同设计，提供系统级的算法和结构分析。 现有的设计平台分为四类： 完整的应用平台； 以处理器为中心的平台； 以片内通信构造 为中心的平台；完整的可编程平台。11. 答：1全定制设计或基于标准单元的设计。所有的工艺掩模都需要从头设计，可以最 大限度地实现电路性能的优化。 然而，由于其设计周期很长， 设计时间和本钱非常高， 市场 风险也非常大。 2半定制设计或基于标准门阵列的设计。采用标准门阵列进行初步设计，待设计通 过验证后，再对各局部功能单元进行优化 3基于可编程逻辑器件 PLD 的设计。 PLD 的设计不需要制作任何掩模， 根本

47、不考虑 布局布线问题，设计本钱低，设计周期短，设计的风险低。12. 答： SOC 就是将微处理器、模拟 IP 核、数字 IP 核和存储器 或片外存储控制接口 、 数据通路、与外部系统的数据接口等部件集成在单一芯片上。SOPC 就是基于可编程逻辑器件的 SOC 设计方案13. 答：SOPC技术是以可编程逻辑器件 PLD取代ASIC，更加灵活、高效的技术 SOC解决方案。SSOPC与SOC的区别就是FPGA与ASIC的区别。SOPC是SOC开展的新阶段， 代表了当今电子设计的开展方向。其根本特征是设计人员采用自顶向下的设计方法，对整个系统进行方案设计和功能划分，最后系统的核心电路在可编程器件上实现

48、。14. 答：SOPC技术是以可编程逻辑器件 PLD取代ASIC，更加灵活、高效的技术SOC解决方案。SOPC的技术优势：1运用嵌入的微处理器软核；2采用先进的EDA开发工具；3由于连接延迟时间的缩短， SOPC可以提供增强的性能， 而且由于封装体积的减小， 产品尺寸也减小。15答：仿功能仿真用于验证设计的逻辑功能。它是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，不包含延时信息。时序仿真是在选择了具体器件并完成布局、布线之后进行的快速时序检验，并可对设计性能作整体上的分析。由于不同器件的内部延时不一样，不同的布局、布线方案会给延时造成不同的影响。只做功能仿真，不做时序仿真，

49、设计的正确性是不能得到保证。16. 答：综合的主要工作将硬件描述语言转化成硬件电路。实现Implement是指将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语，将设计映射到器件结构上，进行布局布线，到达在选定器件上实现设计的目的17. 答：VHDL和Verilog HDL。Verilog HDL语言允许用户在不同的抽象层次上对电路进 行建模，底层描述能力较强。18. 答：阻塞赋值：=;必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完 成，等号左边的变量值立刻发生变化非阻塞赋值 <=,非阻塞赋值在赋值开始时计算表达式右边的值，到了本次仿真周期结束 时才更新被赋值变量即赋值不立

50、刻生效；非阻塞赋值允许块中其他语句的同时执行。在同一个顺序块中，非阻塞赋值表达式的书写顺序，不影响赋值的结果。19. 答：过程赋值和连续赋值的区别：过程赋值连续赋值无关键字过程连续赋值除外关键字assig n用“=和“ <=赋值只能用“=赋值只能出现initial和always语句中不能出现initial和always语句中用于驱动存放器用于驱动网线20. 答：IP是指知识产权芯核。IP核是可以完成特定电路功能的模块，在设计电路时可以将IP核看做黑匣子，只需保证 IP模块与外部电路的接口，无需关心其内部操作。利用IP核还可以使设计师不必了解设计芯片所需要的所有技术，降低了芯片设计的技术难

51、度。IP核与工业产品不同，调用 IP核能防止重复劳动，大大减轻工程师的负担，且复制 IP核是不 需要花费任何代价的。21. 答：软核是以可综合的存放器传输级RTL 描述或通用库元件的网表形式提供的可重 用的IP模块。特点：软核的使用者要负责实际的实现和布图，它的优势是对工艺技术的适应性很强，方便地移植。由于软核设计以高层次表示，因而软IP易于重定目标和重配置，然而预测软 IP的时序、面积与功率诸方面的性能较困难。22. 答：有效形式分：软核、固核和硬核。功能划分：嵌入式IP核与通用IP模块。23. 答：FPGA和CPLD系统结构比较：性能指标CPLDFPGA集成规模小万门大百万门逻辑单元大PA

52、L结构小PROM 结构互连方式集总总线:分段总线、专用互连;编程工艺EPROM、E2ROM、FLASHSRAM编程类型ROM、信息固定RAM、可实时重构性能：逻辑电路在中小规模范围内，选用CPLD价格较廉价，能直接用于系统。各系统的CPLD器件的逻辑规模覆盖面属中小规模，器件有很宽的可选范围，上市速度快，市 场风险小。对于大规模的逻辑电路设计，那么多采用FPGA。因为从逻辑规模上讲，FPGA覆盖了大中规模范围。24. 答：数据流级建模是描述数据在存放器之间流动和处理的过程。行为级建模在更高层次 对系统功能和数据流进行描述。25. 答：在Verilog HDL模型中，所有时延都用单位时间表述。使

53、用'timescale编译器指令 将单位时间与实际时间相关联。用于定义仿真时间、延迟时间的单位和时延精度。26. 答：(1)产生模拟鼓励(波形);(2)将模拟的输入鼓励参加到被测试模块端口并观测其 输出响应；(3)将被测模块的输出与期望值进行比较，验证设计的正确与否。27. 答：FPGA是现场可编程门阵列，CPLD中文全称是复杂可编程逻辑器件。其中CPLD是基于乘积项的可编程逻辑结构，FPGA是基于查找表的可编程逻辑结构。28. 答：CPLD是基于乘积项的可编程结构，根本构成：逻辑阵列块LAB、宏单元、扩展乘积项、可编程连线阵列、I/O控制器。29. 答:FPGA是基于SRAM查找表的可编程结构。FPGA的核心局部是逻辑单元阵列LCA ,LCA是由内部逻辑块矩阵和周围I/O接口模块组成。LCA内部连线在逻辑块的行列之间，占据逻辑块I/O接口模块之间的通道， 可以由可编程开关以